📄 ddr2_32mx32.ucf
字号:
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_0_wr_addr_inst/bit2" LOC = SLICE_X1Y63;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_0_wr_addr_inst/bit3" LOC = SLICE_X1Y63;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_1_wr_addr_inst/bit0" LOC = SLICE_X3Y62;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_1_wr_addr_inst/bit1" LOC = SLICE_X3Y62;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_1_wr_addr_inst/bit2" LOC = SLICE_X3Y63;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_1_wr_addr_inst/bit3" LOC = SLICE_X3Y63;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[2].fifo_0_wr_en_inst" LOC = SLICE_X1Y65;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[2].fifo_1_wr_en_inst" LOC = SLICE_X3Y65;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 21, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[21]" LOC = "P9";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit5" LOC = SLICE_X2Y68;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit5" LOC = SLICE_X2Y69;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 20, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[20]" LOC = "P8";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit4" LOC = SLICE_X0Y68;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit4" LOC = SLICE_X0Y69;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 23, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[23]" LOC = "R6";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit7" LOC = SLICE_X2Y70;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit7" LOC = SLICE_X2Y71;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 22, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[22]" LOC = "R5";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit6" LOC = SLICE_X0Y70;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit6" LOC = SLICE_X0Y71;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 25, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[25]" LOC = "P6";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit1" LOC = SLICE_X2Y74;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit1" LOC = SLICE_X2Y75;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 24, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[24]" LOC = "P7";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit0" LOC = SLICE_X0Y74;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit0" LOC = SLICE_X0Y75;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 27, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[27]" LOC = "T4";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit3" LOC = SLICE_X2Y76;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit3" LOC = SLICE_X2Y77;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 26, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[26]" LOC = "T3";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit2" LOC = SLICE_X0Y76;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit2" LOC = SLICE_X0Y77;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dqs_n, 3, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dqs_n[3]" LOC = "R4";
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## constraints for bit cntrl0_ddr2_dqs, 3, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dqs[3]" LOC = "R3";
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## LUT location constraints for dqs_delayed_col0
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INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/one" LOC = SLICE_X2Y79;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/two" LOC = SLICE_X2Y79;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/three" LOC = SLICE_X2Y78;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/four" LOC = SLICE_X2Y78;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/five" LOC = SLICE_X3Y79;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/six" LOC = SLICE_X3Y78;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col0/six" BEL = G;
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## LUT location constraints for dqs_delayed_col1
##############################################################################################################
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/one" LOC = SLICE_X0Y79;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/two" LOC = SLICE_X0Y79;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/three" LOC = SLICE_X0Y78;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/four" LOC = SLICE_X0Y78;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/five" LOC = SLICE_X1Y79;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/six" LOC = SLICE_X1Y78;
INST "top_00/data_path0/data_read_controller0/gen_delay[3].dqs_delay_col1/six" BEL = G;
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## Slice location constraints for Fifo write address and write enable
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INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_0_wr_addr_inst/bit0" LOC = SLICE_X1Y74;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_0_wr_addr_inst/bit1" LOC = SLICE_X1Y74;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_0_wr_addr_inst/bit2" LOC = SLICE_X1Y75;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_0_wr_addr_inst/bit3" LOC = SLICE_X1Y75;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_1_wr_addr_inst/bit0" LOC = SLICE_X3Y74;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_1_wr_addr_inst/bit1" LOC = SLICE_X3Y74;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_1_wr_addr_inst/bit2" LOC = SLICE_X3Y75;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[3].fifo_1_wr_addr_inst/bit3" LOC = SLICE_X3Y75;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[3].fifo_0_wr_en_inst" LOC = SLICE_X1Y77;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[3].fifo_1_wr_en_inst" LOC = SLICE_X3Y77;
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## constraints for bit cntrl0_ddr2_dq, 29, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[29]" LOC = "R2";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit5" LOC = SLICE_X2Y82;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit5" LOC = SLICE_X2Y83;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 28, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[28]" LOC = "N9";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit4" LOC = SLICE_X0Y84;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit4" LOC = SLICE_X0Y85;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 31, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[31]" LOC = "P3";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit7" LOC = SLICE_X2Y86;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit7" LOC = SLICE_X2Y87;
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## constraints for bit cntrl0_ddr2_dq, 30, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[30]" LOC = "P4";
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe/fifo_bit6" LOC = SLICE_X0Y86;
INST "top_00/data_path0/data_read0/gen_strobe[3].strobe_n/fifo_bit6" LOC = SLICE_X0Y87;
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## constraints for bit cntrl0_rst_dqs_div_in, 1, location in tile: 1
##############################################################################################################
NET "cntrl0_rst_dqs_div_in" LOC = "T9";
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## Slice location constraints for delayed rst_dqs_div signal
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INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/one" LOC = SLICE_X0Y53;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/two" LOC = SLICE_X0Y52;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/two" BEL = F;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/three" LOC = SLICE_X0Y53;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/four" LOC = SLICE_X1Y52;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/five" LOC = SLICE_X1Y52;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/six" LOC = SLICE_X1Y53;
INST "top_00/data_path0/data_read_controller0/rst_dqs_div_delayed1/six" BEL = G;
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## constraints for bit cntrl0_rst_dqs_div_out, 1, location in tile: 0
##############################################################################################################
NET "cntrl0_rst_dqs_div_out" LOC = "T10";
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## Location constraint for rst_dqs_div_r flop in the controller. This is to be placed close the PAD
## that drives the rst_dqs_div _out signal to meet the timing.
##############################################################################################################
INST "top_00/controller0/rst_dqs_div_r" LOC = SLICE_X4Y52;
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