📄 ddr2_32mx32.ucf
字号:
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit1" LOC = SLICE_X2Y39;
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## constraints for bit cntrl0_ddr2_dq, 8, location in tile: 0
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NET "cntrl0_ddr2_dq[8]" LOC = "AA2";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit0" LOC = SLICE_X0Y38;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit0" LOC = SLICE_X0Y39;
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## constraints for bit cntrl0_ddr2_dq, 11, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[11]" LOC = "Y2";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit3" LOC = SLICE_X2Y42;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit3" LOC = SLICE_X2Y43;
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## constraints for bit cntrl0_ddr2_dq, 10, location in tile: 0
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NET "cntrl0_ddr2_dq[10]" LOC = "Y1";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit2" LOC = SLICE_X0Y42;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit2" LOC = SLICE_X0Y43;
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## constraints for bit cntrl0_ddr2_dqs_n, 1, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dqs_n[1]" LOC = "W4";
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## constraints for bit cntrl0_ddr2_dqs, 1, location in tile: 0
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NET "cntrl0_ddr2_dqs[1]" LOC = "W3";
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## LUT location constraints for dqs_delayed_col0
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INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/one" LOC = SLICE_X2Y45;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/two" LOC = SLICE_X2Y45;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/three" LOC = SLICE_X2Y44;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/four" LOC = SLICE_X2Y44;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/five" LOC = SLICE_X3Y45;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/six" LOC = SLICE_X3Y44;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col0/six" BEL = G;
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## LUT location constraints for dqs_delayed_col1
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INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/one" LOC = SLICE_X0Y45;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/two" LOC = SLICE_X0Y45;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/three" LOC = SLICE_X0Y44;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/four" LOC = SLICE_X0Y44;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/five" LOC = SLICE_X1Y45;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/six" LOC = SLICE_X1Y44;
INST "top_00/data_path0/data_read_controller0/gen_delay[1].dqs_delay_col1/six" BEL = G;
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## Slice location constraints for Fifo write address and write enable
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INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_0_wr_addr_inst/bit0" LOC = SLICE_X1Y40;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_0_wr_addr_inst/bit1" LOC = SLICE_X1Y40;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_0_wr_addr_inst/bit2" LOC = SLICE_X1Y41;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_0_wr_addr_inst/bit3" LOC = SLICE_X1Y41;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_1_wr_addr_inst/bit0" LOC = SLICE_X3Y40;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_1_wr_addr_inst/bit1" LOC = SLICE_X3Y40;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_1_wr_addr_inst/bit2" LOC = SLICE_X3Y41;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[1].fifo_1_wr_addr_inst/bit3" LOC = SLICE_X3Y41;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[1].fifo_0_wr_en_inst" LOC = SLICE_X1Y43;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[1].fifo_1_wr_en_inst" LOC = SLICE_X3Y43;
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## constraints for bit cntrl0_ddr2_dq, 13, location in tile: 0
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NET "cntrl0_ddr2_dq[13]" LOC = "U6";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit5" LOC = SLICE_X2Y46;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit5" LOC = SLICE_X2Y47;
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## constraints for bit cntrl0_ddr2_dq, 12, location in tile: 0
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NET "cntrl0_ddr2_dq[12]" LOC = "T7";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit4" LOC = SLICE_X0Y46;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit4" LOC = SLICE_X0Y47;
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## constraints for bit cntrl0_ddr2_dq, 15, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[15]" LOC = "V5";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit7" LOC = SLICE_X2Y50;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit7" LOC = SLICE_X2Y51;
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## constraints for bit cntrl0_ddr2_dq, 14, location in tile: 0
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NET "cntrl0_ddr2_dq[14]" LOC = "U5";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit6" LOC = SLICE_X0Y50;
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe_n/fifo_bit6" LOC = SLICE_X0Y51;
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## constraints for bit cntrl0_ddr2_dq, 16, location in tile: 0
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NET "cntrl0_ddr2_dq[16]" LOC = "V1";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit0" LOC = SLICE_X0Y54;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit0" LOC = SLICE_X0Y55;
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## constraints for bit cntrl0_ddr2_dq, 17, location in tile: 0
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NET "cntrl0_ddr2_dq[17]" LOC = "R7";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit1" LOC = SLICE_X2Y58;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit1" LOC = SLICE_X2Y59;
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## constraints for bit cntrl0_ddr2_dq, 18, location in tile: 0
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NET "cntrl0_ddr2_dq[18]" LOC = "R8";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit2" LOC = SLICE_X0Y58;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit2" LOC = SLICE_X0Y59;
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## constraints for bit cntrl0_ddr2_dq, 19, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[19]" LOC = "U2";
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe/fifo_bit3" LOC = SLICE_X2Y60;
INST "top_00/data_path0/data_read0/gen_strobe[2].strobe_n/fifo_bit3" LOC = SLICE_X2Y61;
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## constraints for bit cntrl0_ddr2_dqs_n, 2, location in tile: 0
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NET "cntrl0_ddr2_dqs_n[2]" LOC = "U4";
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## constraints for bit cntrl0_ddr2_dqs, 2, location in tile: 0
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NET "cntrl0_ddr2_dqs[2]" LOC = "T5";
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## LUT location constraints for dqs_delayed_col0
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INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/one" LOC = SLICE_X2Y67;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/two" LOC = SLICE_X2Y67;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/three" LOC = SLICE_X2Y66;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/four" LOC = SLICE_X2Y66;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/five" LOC = SLICE_X3Y67;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/six" LOC = SLICE_X3Y66;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col0/six" BEL = G;
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## LUT location constraints for dqs_delayed_col1
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INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/one" LOC = SLICE_X0Y67;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/two" LOC = SLICE_X0Y67;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/three" LOC = SLICE_X0Y66;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/four" LOC = SLICE_X0Y66;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/five" LOC = SLICE_X1Y67;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/six" LOC = SLICE_X1Y66;
INST "top_00/data_path0/data_read_controller0/gen_delay[2].dqs_delay_col1/six" BEL = G;
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## Slice location constraints for Fifo write address and write enable
##############################################################################################################
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_0_wr_addr_inst/bit0" LOC = SLICE_X1Y62;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[2].fifo_0_wr_addr_inst/bit1" LOC = SLICE_X1Y62;
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