📄 ddr2_32mx32.ucf
字号:
##############################################################################################################
NET "cntrl0_ddr2_ck[0]" LOC = "AD1" ;
NET "cntrl0_ddr2_ck_n[0]" LOC = "AD2" ;
NET "cntrl0_ddr2_ck[1]" LOC = "AC2" ;
NET "cntrl0_ddr2_ck_n[1]" LOC = "AC3" ;
NET "cntrl0_ddr2_dm[0]" LOC = "V2" ;
NET "cntrl0_ddr2_dm[1]" LOC = "U1" ;
NET "cntrl0_ddr2_dm[2]" LOC = "P10" ;
NET "cntrl0_ddr2_dm[3]" LOC = "W7" ;
NET "cntrl0_ddr2_a[12]" LOC = "P1" ;
NET "cntrl0_ddr2_a[11]" LOC = "P2" ;
NET "cntrl0_ddr2_a[10]" LOC = "N6" ;
NET "cntrl0_ddr2_a[9]" LOC = "N7" ;
NET "cntrl0_ddr2_a[8]" LOC = "N1" ;
NET "cntrl0_ddr2_a[7]" LOC = "N2" ;
NET "cntrl0_ddr2_a[6]" LOC = "N5" ;
NET "cntrl0_ddr2_a[5]" LOC = "N4" ;
NET "cntrl0_ddr2_a[4]" LOC = "M5" ;
NET "cntrl0_ddr2_a[3]" LOC = "M6" ;
NET "cntrl0_ddr2_a[2]" LOC = "M4" ;
NET "cntrl0_ddr2_a[1]" LOC = "M3" ;
NET "cntrl0_ddr2_a[0]" LOC = "M8" ;
NET "cntrl0_ddr2_ba[1]" LOC = "M7" ;
NET "cntrl0_ddr2_ba[0]" LOC = "L4" ;
NET "cntrl0_ddr2_cke" LOC = "L3" ;
NET "cntrl0_ddr2_cs_n" LOC = "K3" ;
NET "cntrl0_ddr2_ras_n" LOC = "K2" ;
NET "cntrl0_ddr2_cas_n" LOC = "K5" ;
NET "cntrl0_ddr2_we_n" LOC = "K4" ;
NET "cntrl0_ddr2_odt" LOC = "M10" ;
##############################################################################################################
## There is an issue with ISE 9.1 tool, default drive strength of LVCMOS18 for Spartan-3A
## should set to 8MA, the tool is setting it to 12MA.
## We are setting the drive strength to 8MA in UCF file for following signal/signals
## as work aroud until the ISE bug is fixed
##############################################################################################################
NET "reset_in_n" LOC = "J5" | DRIVE = 8;
##############################################################################################################
## MAXDELAY constraints
##############################################################################################################
##############################################################################################################
## MAXDELAY constraint on inter LUT delay elements. This constraint is required to minimize the
## wire delays between the LUTs.
##############################################################################################################
NET "top_00/data_path0/data_read_controller0/gen_delay*dqs_delay_col*/delay*" MAXDELAY = 200ps;
##############################################################################################################
## Following are the MAXDELAY constraints on delayed rst_dqs_div net and fifo write enable signals.
## These constraints are required since these paths are not covered by timing analysis. The requirement is total
## delay on delayed rst_dqs_div and fifo_wr_en nets should not exceed the clock period.
##############################################################################################################
NET "top_00/data_path0/data_read_controller0/rst_dqs_div" MAXDELAY = 3200 ps;
NET "top_00/data_path0/data_read0/fifo*_wr_en*" MAXDELAY = 3200 ps;
##############################################################################################################
## The MAXDELAY value on fifo write address should be less than clock period. This constraint is
## required since this path is not covered by timing analysis.
##############################################################################################################
NET "top_00/data_path0/data_read0/fifo*_wr_addr[*]" MAXDELAY = 4800 ps;
##############################################################################################################
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 1, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[1]" LOC = "V8";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit1" LOC = SLICE_X2Y26;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit1" LOC = SLICE_X2Y27;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 0, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[0]" LOC = "U9";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit0" LOC = SLICE_X0Y26;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit0" LOC = SLICE_X0Y27;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 3, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[3]" LOC = "AC1";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit3" LOC = SLICE_X2Y28;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit3" LOC = SLICE_X2Y29;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 2, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[2]" LOC = "AB1";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit2" LOC = SLICE_X0Y28;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit2" LOC = SLICE_X0Y29;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dqs_n, 0, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dqs_n[0]" LOC = "V6";
##############################################################################################################
## constraints for bit cntrl0_ddr2_dqs, 0, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dqs[0]" LOC = "V7";
##############################################################################################################
## LUT location constraints for dqs_delayed_col0
##############################################################################################################
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/one" LOC = SLICE_X2Y31;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/two" LOC = SLICE_X2Y31;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/three" LOC = SLICE_X2Y30;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/four" LOC = SLICE_X2Y30;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/five" LOC = SLICE_X3Y31;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/six" LOC = SLICE_X3Y30;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/six" BEL = G;
##############################################################################################################
## LUT location constraints for dqs_delayed_col1
##############################################################################################################
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/one" LOC = SLICE_X0Y31;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/one" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/two" LOC = SLICE_X0Y31;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/two" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/three" LOC = SLICE_X0Y30;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/three" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/four" LOC = SLICE_X0Y30;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/four" BEL = F;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/five" LOC = SLICE_X1Y31;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/five" BEL = G;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/six" LOC = SLICE_X1Y30;
INST "top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col1/six" BEL = G;
##############################################################################################################
## Slice location constraints for Fifo write address and write enable
##############################################################################################################
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_0_wr_addr_inst/bit0" LOC = SLICE_X1Y26;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_0_wr_addr_inst/bit1" LOC = SLICE_X1Y26;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_0_wr_addr_inst/bit2" LOC = SLICE_X1Y27;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_0_wr_addr_inst/bit3" LOC = SLICE_X1Y27;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_1_wr_addr_inst/bit0" LOC = SLICE_X3Y26;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_1_wr_addr_inst/bit1" LOC = SLICE_X3Y26;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_1_wr_addr_inst/bit2" LOC = SLICE_X3Y27;
INST "top_00/data_path0/data_read_controller0/gen_wr_addr[0].fifo_1_wr_addr_inst/bit3" LOC = SLICE_X3Y27;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[0].fifo_0_wr_en_inst" LOC = SLICE_X1Y29;
INST "top_00/data_path0/data_read_controller0/gen_wr_en[0].fifo_1_wr_en_inst" LOC = SLICE_X3Y29;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 5, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[5]" LOC = "Y6";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit5" LOC = SLICE_X2Y34;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit5" LOC = SLICE_X2Y35;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 4, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[4]" LOC = "Y5";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit4" LOC = SLICE_X0Y34;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit4" LOC = SLICE_X0Y35;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 7, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[7]" LOC = "U8";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit7" LOC = SLICE_X2Y36;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit7" LOC = SLICE_X2Y37;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 6, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[6]" LOC = "U7";
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe/fifo_bit6" LOC = SLICE_X0Y36;
INST "top_00/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit6" LOC = SLICE_X0Y37;
##############################################################################################################
## constraints for bit cntrl0_ddr2_dq, 9, location in tile: 0
##############################################################################################################
NET "cntrl0_ddr2_dq[9]" LOC = "AA3";
INST "top_00/data_path0/data_read0/gen_strobe[1].strobe/fifo_bit1" LOC = SLICE_X2Y38;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -