_2sel1.v

来自「有用的verilog hdl实验用程序 配有截图」· Verilog 代码 · 共 9 行

module _2sel1(in1,in2,sel,out);
input in1;
input in2;
input sel;
output out;

assign out = (sel==1)?in1:in2;

endmodule