_8bitfulladd.v

来自「有用的verilog hdl实验用程序 配有截图」· Verilog 代码 · 共 9 行

module _8bitFullAdd(cout,sum,ina,inb,cin);
output [7:0] sum;
output cout;
input  [7:0] ina,inb;
input cin;

assign {cout,sum} = ina+inb+cin;

endmodule