fir.tan.rpt

我自己用VHDL语言编的16阶FIR数字滤波器

; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ;                        ;                         ;            ;          ;                             ;                           ;                         ;
+-----------------------------------------+-----------------------------------------------------+------------------------+-------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+---------------------------------------------------------------------------+
; tsu                                                                       ;
+-------+--------------+------------+--------+-------------------+----------+
; Slack ; Required tsu ; Actual tsu ; From   ; To                ; To Clock ;
+-------+--------------+------------+--------+-------------------+----------+
; N/A   ; None         ; 3.600 ns   ; Din[3] ; dff9:inst|Dout[3] ; clk      ;
; N/A   ; None         ; 3.572 ns   ; Din[8] ; dff9:inst|Dout[8] ; clk      ;
; N/A   ; None         ; 3.543 ns   ; Din[0] ; dff9:inst|Dout[0] ; clk      ;
; N/A   ; None         ; 3.487 ns   ; Din[5] ; dff9:inst|Dout[5] ; clk      ;
; N/A   ; None         ; 3.478 ns   ; Din[6] ; dff9:inst|Dout[6] ; clk      ;
; N/A   ; None         ; 3.449 ns   ; Din[4] ; dff9:inst|Dout[4] ; clk      ;
; N/A   ; None         ; 3.329 ns   ; Din[2] ; dff9:inst|Dout[2] ; clk      ;
; N/A   ; None         ; 3.324 ns   ; Din[7] ; dff9:inst|Dout[7] ; clk      ;
; N/A   ; None         ; 2.933 ns   ; Din[1] ; dff9:inst|Dout[1] ; clk      ;
+-------+--------------+------------+--------+-------------------+----------+


+-------------------------------------------------------------------------------------+
; tco                                                                                 ;
+-------+--------------+------------+--------------------------+---------+------------+
; Slack ; Required tco ; Actual tco ; From                     ; To      ; From Clock ;
+-------+--------------+------------+--------------------------+---------+------------+
; N/A   ; None         ; 6.265 ns   ; add151710:inst19|Dout[9] ; Dout[9] ; clk        ;
; N/A   ; None         ; 6.254 ns   ; add151710:inst19|Dout[7] ; Dout[7] ; clk        ;
; N/A   ; None         ; 5.986 ns   ; add151710:inst19|Dout[8] ; Dout[8] ; clk        ;
; N/A   ; None         ; 5.639 ns   ; add151710:inst19|Dout[4] ; Dout[4] ; clk        ;
; N/A   ; None         ; 5.543 ns   ; add151710:inst19|Dout[0] ; Dout[0] ; clk        ;
; N/A   ; None         ; 5.525 ns   ; add151710:inst19|Dout[1] ; Dout[1] ; clk        ;
; N/A   ; None         ; 5.342 ns   ; add151710:inst19|Dout[5] ; Dout[5] ; clk        ;
; N/A   ; None         ; 5.298 ns   ; add151710:inst19|Dout[6] ; Dout[6] ; clk        ;
; N/A   ; None         ; 5.050 ns   ; add151710:inst19|Dout[3] ; Dout[3] ; clk        ;
; N/A   ; None         ; 5.044 ns   ; add151710:inst19|Dout[2] ; Dout[2] ; clk        ;
+-------+--------------+------------+--------------------------+---------+------------+


+---------------------------------------------------------------------------------+
; th                                                                              ;
+---------------+-------------+-----------+--------+-------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From   ; To                ; To Clock ;
+---------------+-------------+-----------+--------+-------------------+----------+
; N/A           ; None        ; -2.892 ns ; Din[1] ; dff9:inst|Dout[1] ; clk      ;
; N/A           ; None        ; -3.283 ns ; Din[7] ; dff9:inst|Dout[7] ; clk      ;
; N/A           ; None        ; -3.288 ns ; Din[2] ; dff9:inst|Dout[2] ; clk      ;
; N/A           ; None        ; -3.408 ns ; Din[4] ; dff9:inst|Dout[4] ; clk      ;
; N/A           ; None        ; -3.437 ns ; Din[6] ; dff9:inst|Dout[6] ; clk      ;
; N/A           ; None        ; -3.446 ns ; Din[5] ; dff9:inst|Dout[5] ; clk      ;
; N/A           ; None        ; -3.502 ns ; Din[0] ; dff9:inst|Dout[0] ; clk      ;
; N/A           ; None        ; -3.531 ns ; Din[8] ; dff9:inst|Dout[8] ; clk      ;
; N/A           ; None        ; -3.559 ns ; Din[3] ; dff9:inst|Dout[3] ; clk      ;
+---------------+-------------+-----------+--------+-------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Sat May 03 12:11:37 2008
Info: Command: quartus_tan --read_settings_files=on --write_settings_files=off fir -c fir --speed=6
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clk" is an undefined clock
Info: Clock "clk" has Internal fmax of 134.95 MHz between source register "add9910:inst3|Dout[0]" and destination register "mult29:inst27|Dout[12]" (period= 7.41 ns)
    Info: + Longest register to register delay is 7.208 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X17_Y5_N0; Fanout = 15; REG Node = 'add9910:inst3|Dout[0]'
        Info: 2: + IC(1.273 ns) + CELL(0.443 ns) = 1.716 ns; Loc. = LC_X12_Y5_N0; Fanout = 2; COMB Node = 'mult29:inst27|Add3~224COUT1_226'
        Info: 3