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Timing Analyzer report for add2
Sun May 27 13:28:13 2007
Version 6.0 Build 178 04/27/2006 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. tpd
5. Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 1991-2006 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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programming logic devices manufactured by Altera and sold by
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+-----------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+------+----+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+------+----+------------+----------+--------------+
; Worst-case tpd ; N/A ; None ; 18.300 ns ; b[3] ; co ; -- ; -- ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+------+----+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EPF10K10TC144-4 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+-----------------------------------------------------------+
; tpd ;
+-------+-------------------+-----------------+------+------+
; Slack ; Required P2P Time ; Actual P2P Time ; From ; To ;
+-------+-------------------+-----------------+------+------+
; N/A ; None ; 18.300 ns ; a[3] ; co ;
; N/A ; None ; 18.300 ns ; b[3] ; co ;
; N/A ; None ; 17.400 ns ; b[0] ; co ;
; N/A ; None ; 17.400 ns ; a[0] ; co ;
; N/A ; None ; 17.300 ns ; a[6] ; co ;
; N/A ; None ; 17.200 ns ; a[4] ; co ;
; N/A ; None ; 17.200 ns ; b[4] ; co ;
; N/A ; None ; 17.200 ns ; a[3] ; s[7] ;
; N/A ; None ; 17.200 ns ; b[3] ; s[7] ;
; N/A ; None ; 17.100 ns ; a[1] ; co ;
; N/A ; None ; 17.100 ns ; b[1] ; co ;
; N/A ; None ; 17.000 ns ; b[7] ; co ;
; N/A ; None ; 16.900 ns ; a[5] ; co ;
; N/A ; None ; 16.800 ns ; a[2] ; co ;
; N/A ; None ; 16.800 ns ; b[2] ; co ;
; N/A ; None ; 16.800 ns ; b[5] ; co ;
; N/A ; None ; 16.600 ns ; b[6] ; co ;
; N/A ; None ; 16.600 ns ; a[3] ; s[5] ;
; N/A ; None ; 16.600 ns ; b[3] ; s[5] ;
; N/A ; None ; 16.400 ns ; a[3] ; s[6] ;
; N/A ; None ; 16.400 ns ; b[3] ; s[6] ;
; N/A ; None ; 16.300 ns ; a[7] ; co ;
; N/A ; None ; 16.300 ns ; b[0] ; s[7] ;
; N/A ; None ; 16.300 ns ; a[0] ; s[7] ;
; N/A ; None ; 16.300 ns ; a[3] ; s[4] ;
; N/A ; None ; 16.300 ns ; b[3] ; s[4] ;
; N/A ; None ; 16.200 ns ; a[6] ; s[7] ;
; N/A ; None ; 16.100 ns ; a[4] ; s[7] ;
; N/A ; None ; 16.100 ns ; b[4] ; s[7] ;
; N/A ; None ; 16.000 ns ; a[1] ; s[7] ;
; N/A ; None ; 16.000 ns ; b[1] ; s[7] ;
; N/A ; None ; 16.000 ns ; b[7] ; s[7] ;
; N/A ; None ; 15.800 ns ; a[5] ; s[7] ;
; N/A ; None ; 15.700 ns ; a[2] ; s[7] ;
; N/A ; None ; 15.700 ns ; b[2] ; s[7] ;
; N/A ; None ; 15.700 ns ; b[5] ; s[7] ;
; N/A ; None ; 15.700 ns ; b[0] ; s[5] ;
; N/A ; None ; 15.700 ns ; a[0] ; s[5] ;
; N/A ; None ; 15.500 ns ; b[6] ; s[7] ;
; N/A ; None ; 15.500 ns ; b[0] ; s[6] ;
; N/A ; None ; 15.500 ns ; a[0] ; s[6] ;
; N/A ; None ; 15.500 ns ; a[6] ; s[6] ;
; N/A ; None ; 15.500 ns ; a[4] ; s[5] ;
; N/A ; None ; 15.500 ns ; b[4] ; s[5] ;
; N/A ; None ; 15.400 ns ; a[1] ; s[5] ;
; N/A ; None ; 15.400 ns ; b[1] ; s[5] ;
; N/A ; None ; 15.400 ns ; b[0] ; s[4] ;
; N/A ; None ; 15.400 ns ; a[0] ; s[4] ;
; N/A ; None ; 15.400 ns ; a[3] ; s[3] ;
; N/A ; None ; 15.400 ns ; b[3] ; s[3] ;
; N/A ; None ; 15.300 ns ; a[7] ; s[7] ;
; N/A ; None ; 15.300 ns ; a[4] ; s[6] ;
; N/A ; None ; 15.300 ns ; b[4] ; s[6] ;
; N/A ; None ; 15.300 ns ; a[5] ; s[5] ;
; N/A ; None ; 15.300 ns ; a[4] ; s[4] ;
; N/A ; None ; 15.300 ns ; b[4] ; s[4] ;
; N/A ; None ; 15.200 ns ; a[1] ; s[6] ;
; N/A ; None ; 15.200 ns ; b[1] ; s[6] ;
; N/A ; None ; 15.200 ns ; b[5] ; s[5] ;
; N/A ; None ; 15.100 ns ; a[2] ; s[5] ;
; N/A ; None ; 15.100 ns ; b[2] ; s[5] ;
; N/A ; None ; 15.100 ns ; a[1] ; s[4] ;
; N/A ; None ; 15.100 ns ; b[1] ; s[4] ;
; N/A ; None ; 15.000 ns ; a[5] ; s[6] ;
; N/A ; None ; 14.900 ns ; a[2] ; s[6] ;
; N/A ; None ; 14.900 ns ; b[2] ; s[6] ;
; N/A ; None ; 14.900 ns ; b[5] ; s[6] ;
; N/A ; None ; 14.800 ns ; b[6] ; s[6] ;
; N/A ; None ; 14.800 ns ; a[2] ; s[4] ;
; N/A ; None ; 14.800 ns ; b[2] ; s[4] ;
; N/A ; None ; 14.400 ns ; b[0] ; s[3] ;
; N/A ; None ; 14.400 ns ; a[0] ; s[3] ;
; N/A ; None ; 14.100 ns ; a[1] ; s[3] ;
; N/A ; None ; 14.100 ns ; b[1] ; s[3] ;
; N/A ; None ; 14.100 ns ; b[0] ; s[2] ;
; N/A ; None ; 14.100 ns ; a[0] ; s[2] ;
; N/A ; None ; 13.800 ns ; a[2] ; s[3] ;
; N/A ; None ; 13.800 ns ; b[2] ; s[3] ;
; N/A ; None ; 13.800 ns ; a[1] ; s[2] ;
; N/A ; None ; 13.800 ns ; b[1] ; s[2] ;
; N/A ; None ; 13.800 ns ; b[0] ; s[1] ;
; N/A ; None ; 13.800 ns ; a[0] ; s[1] ;
; N/A ; None ; 13.600 ns ; a[2] ; s[2] ;
; N/A ; None ; 13.600 ns ; b[2] ; s[2] ;
; N/A ; None ; 13.600 ns ; a[1] ; s[1] ;
; N/A ; None ; 13.600 ns ; b[1] ; s[1] ;
; N/A ; None ; 13.600 ns ; b[0] ; s[0] ;
; N/A ; None ; 13.600 ns ; a[0] ; s[0] ;
+-------+-------------------+-----------------+------+------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Sun May 27 13:28:12 2007
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off add2 -c add2
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Longest tpd from source pin "a[3]" to destination pin "co" is 18.300 ns
Info: 1: + IC(0.000 ns) + CELL(3.500 ns) = 3.500 ns; Loc. = PIN_100; Fanout = 2; PIN Node = 'a[3]'
Info: 2: + IC(2.800 ns) + CELL(1.200 ns) = 7.500 ns; Loc. = LC8_A13; Fanout = 2; COMB Node = 'add1:a1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3]'
Info: 3: + IC(0.800 ns) + CELL(0.300 ns) = 8.600 ns; Loc. = LC1_A15; Fanout = 2; COMB Node = 'add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1]'
Info: 4: + IC(0.000 ns) + CELL(0.300 ns) = 8.900 ns; Loc. = LC2_A15; Fanout = 2; COMB Node = 'add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2]'
Info: 5: + IC(0.000 ns) + CELL(0.300 ns) = 9.200 ns; Loc. = LC3_A15; Fanout = 2; COMB Node = 'add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3]'
Info: 6: + IC(0.000 ns) + CELL(0.300 ns) = 9.500 ns; Loc. = LC4_A15; Fanout = 1; COMB Node = 'add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4]'
Info: 7: + IC(0.000 ns) + CELL(1.300 ns) = 10.800 ns; Loc. = LC5_A15; Fanout = 1; COMB Node = 'add1:a2|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cs_buffer[4]~92'
Info: 8: + IC(2.400 ns) + CELL(5.100 ns) = 18.300 ns; Loc. = PIN_98; Fanout = 0; PIN Node = 'co'
Info: Total cell delay = 12.300 ns ( 67.21 % )
Info: Total interconnect delay = 6.000 ns ( 32.79 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 0 warnings
Info: Processing ended: Sun May 27 13:28:13 2007
Info: Elapsed time: 00:00:02
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