uart.fit.rpt

来自「quatus II 环境下vhdl实现RS232功能」· RPT 代码 · 共 673 行 · 第 1/5 页

; sel[2]       ; Input    ; 0             ;
; rxd          ; Input    ; 0             ;
; clk          ; Input    ; 0             ;
; rst_n        ; Input    ; 0             ;
; txd_startH   ; Input    ; 1             ;
; rxd_readyH   ; Output   ; --            ;
; txd_doneH    ; Output   ; --            ;
; txd          ; Output   ; --            ;
; dig4         ; Output   ; --            ;
; dig3         ; Output   ; --            ;
; dig2         ; Output   ; --            ;
; dig1         ; Output   ; --            ;
; seven_seg[7] ; Output   ; --            ;
; seven_seg[6] ; Output   ; --            ;
; seven_seg[5] ; Output   ; --            ;
; seven_seg[4] ; Output   ; --            ;
; seven_seg[3] ; Output   ; --            ;
; seven_seg[2] ; Output   ; --            ;
; seven_seg[1] ; Output   ; --            ;
; seven_seg[0] ; Output   ; --            ;
+--------------+----------+---------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                    ;
+----------------------------------------------+--------------+---------+-----------------------------------------+--------+----------------------+------------------+
; Name                                         ; Location     ; Fan-Out ; Usage                                   ; Global ; Global Resource Used ; Global Line Name ;
+----------------------------------------------+--------------+---------+-----------------------------------------+--------+----------------------+------------------+
; clk                                          ; PIN_18       ; 93      ; Clock                                   ; yes    ; Global clock         ; GCLK0            ;
; clk_div:inst1|Equal0~249                     ; LC_X11_Y4_N8 ; 24      ; Async. clear                            ; no     ; --                   ; --               ;
; clk_div:inst1|cnt[13]                        ; LC_X10_Y4_N6 ; 12      ; Clock                                   ; yes    ; Global clock         ; GCLK1            ;
; rst_n                                        ; PIN_131      ; 66      ; Async. clear, Async. load, Clock enable ; no     ; --                   ; --               ;
; uart:inst|br_gen:inst2|Mux0~34               ; LC_X10_Y7_N9 ; 4       ; Clock                                   ; yes    ; Global clock         ; GCLK2            ;
; uart:inst|br_gen:inst2|cnt2                  ; LC_X12_Y3_N2 ; 9       ; Clock                                   ; yes    ; Global clock         ; GCLK3            ;
; uart:inst|uart_receiver:inst|RSR[0]~0        ; LC_X12_Y7_N7 ; 8       ; Clock enable                            ; no     ; --                   ; --               ;
; uart:inst|uart_receiver:inst|ok_en~53        ; LC_X12_Y7_N1 ; 8       ; Clock enable                            ; no     ; --                   ; --               ;
; uart:inst|uart_receiver:inst|rxd_readyH      ; LC_X12_Y7_N1 ; 17      ; Clock enable                            ; no     ; --                   ; --               ;
; uart:inst|uart_transmitter:inst1|tsr[3]~1096 ; LC_X13_Y8_N2 ; 7       ; Clock enable                            ; no     ; --                   ; --               ;
+----------------------------------------------+--------------+---------+-----------------------------------------+--------+----------------------+------------------+


+---------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                       ;
+--------------------------------+--------------+---------+----------------------+------------------+
; Name                           ; Location     ; Fan-Out ; Global Resource Used ; Global Line Name ;
+--------------------------------+--------------+---------+----------------------+------------------+
; clk                            ; PIN_18       ; 93      ; Global clock         ; GCLK0            ;
; clk_div:inst1|cnt[13]          ; LC_X10_Y4_N6 ; 12      ; Global clock         ; GCLK1            ;
; uart:inst|br_gen:inst2|Mux0~34 ; LC_X10_Y7_N9 ; 4       ; Global clock         ; GCLK2            ;
; uart:inst|br_gen:inst2|cnt2    ; LC_X12_Y3_N2 ; 9       ; Global clock         ; GCLK3            ;
+--------------------------------+--------------+---------+----------------------+------------------+


+-------------------------------------------------------------+
; Non-Global High Fan-Out Signals                             ;
+---------------------------------------------------+---------+
; Name                                              ; Fan-Out ;
+---------------------------------------------------+---------+
; rst_n                                             ; 66      ;
; clk_div:inst1|Equal0~249                          ; 24      ;
; uart:inst|uart_receiver:inst|rxd_readyH           ; 17      ;
; scan:inst6|sel[0]                                 ; 12      ;
; scan:inst6|sel[1]                                 ; 11      ;
; uart:inst|uart_transmitter:inst1|loadTSR~31       ; 11      ;
; uart:inst|uart_receiver:inst|state.recv_data      ; 9       ;
; uart:inst|uart_receiver:inst|RSR[0]~0             ; 8       ;
; uart:inst|uart_receiver:inst|ok_en~53             ; 8       ;
; rxd                                               ; 7       ;
; uart:inst|uart_transmitter:inst1|tsr[3]~1096      ; 7       ;
; uart:inst|uart_receiver:inst|ok_en~52             ; 7       ;
; scan:inst6|bin[3]                                 ; 7       ;
; scan:inst6|bin[2]                                 ; 7       ;
; scan:inst6|bin[1]                                 ; 7       ;
; scan:inst6|bin[0]                                 ; 7       ;
; uart:inst|uart_transmitter:inst1|state.tdata      ; 7       ;
; uart:inst|uart_transmitter:inst1|Equal0~43        ; 7       ;
; uart:inst|uart_receiver:inst|Equal2~51            ; 6       ;
; uart:inst|uart_receiver:inst|bclkx8_rising        ; 6       ;
; uart:inst|uart_transmitter:inst1|Selector2~91     ; 6       ;
; uart:inst|br_gen:inst2|ctr3[2]                    ; 6       ;
; uart:inst|br_gen:inst2|cnt1[4]                    ; 5       ;
; clk_div:inst1|cnt[16]~110                         ; 5       ;
; clk_div:inst1|cnt[11]~105                         ; 5       ;
; clk_div:inst1|cnt[6]~100                          ; 5       ;
; clk_div:inst1|cnt[1]~95                           ; 5       ;
; uart:inst|uart_receiver:inst|state.start_detected ; 5       ;
; uart:inst|uart_receiver:inst|ct1[1]               ; 5       ;
; uart:inst|uart_receiver:inst|ct1[0]               ; 5       ;
; uart:inst|br_gen:inst2|Equal1~48                  ; 4       ;
; uart:inst|uart_transmitter:inst1|state.synch      ; 4       ;
; uart:inst|uart_receiver:inst|ct1[2]               ; 4       ;
; sel[1]                                            ; 3       ;
; sel[0]                                            ; 3       ;
; uart:inst|br_gen:inst2|cnt1[1]                    ; 3       ;
; uart:inst|br_gen:inst2|cnt1[3]                    ; 3       ;
; uart:inst|uart_receiver:inst|RDR[3]               ; 3       ;
; uart:inst|uart_receiver:inst|RDR[7]               ; 3       ;
; uart:inst|uart_receiver:inst|RDR[2]               ; 3       ;
; uart:inst|uart_receiver:inst|RDR[6]               ; 3       ;
; uart:inst|uart_receiver:inst|RDR[1]               ; 3       ;
; uart:inst|uart_receiver:inst|RDR[5]               ; 3       ;
; uart:inst|uart_receiver:inst|RDR[4]               ; 3       ;
; clk_div:inst1|cnt[0]                              ; 3       ;
; uart:inst|uart_receiver:inst|RDR[0]               ; 3       ;
; uart:inst|uart_receiver:inst|Selector3~135        ; 3       ;
; uart:inst|uart_receiver:inst|Equal0~27            ; 3       ;
; uart:inst|uart_transmitter:inst1|bclk_dlayed      ; 3       ;
; uart:inst|uart_transmitter:inst1|txd_startH_d0    ; 3       ;
+---------------------------------------------------+---------+


+--------------------------------------------------+
; Interconnect Usage Summary                       ;
+----------------------------+---------------------+
; Interconnect Resource Type ; Usage               ;
+----------------------------+---------------------+
; C4s                        ; 70 / 2,870 ( 2 % )  ;
; Direct links               ; 57 / 3,938 ( 1 % )  ;
; Global clocks              ; 4 / 4 ( 100 % )     ;
; LAB clocks                 ; 11 / 72 ( 15 % )    ;
; LUT chains                 ; 5 / 1,143 ( < 1 % ) ;
; Local interconnects        ; 186 / 3,938 ( 5 % ) ;
; R4s                        ; 112 / 2,832 ( 4 % ) ;
+----------------------------+---------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 7.77) ; Number of LABs  (Total = 22) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 4                            ;
; 2                                          ; 0                            ;
; 3                                          ; 1                            ;
; 4                                          ; 0                            ;