select.v

用verilog写的电梯控制器

`timescale 1ns / 1ps
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// Company: 
// Engineer:
//
// Create Date:    08:27:58 01/10/07
// Design Name:    
// Module Name:    select
// Project Name:   
// Target Device:  
// Tool versions:  
// Description:
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module select(select_out,user_in,clk,reset);
input user_in,clk,reset;
output select_out;

reg user_in_r,user_in_rr;
assign select_out = user_in_r | ~user_in_rr;

always @ (posedge clk or negedge reset)
begin
	if(!reset) begin user_in_r <=1; user_in_rr <=1;end
	else begin user_in_r <= user_in; 
	           user_in_rr <= user_in_r;	end

end

endmodule