timer.v

来自「基于QUARTUSII软件 实现FPGA（ATERA CYCLONE II系列）」· Verilog 代码 · 共 40 行

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 函数名：timer
 功  能：定时器
 参  数：en定时器使能信号，高电平时计数,
         clk时钟信号,
         flag定时器状态标志，计数时为低电平
              计数截止时为高电平

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module timer(en,clk,flag,tx);

input  clk,en;
input  [31:0]tx;
output flag;
reg    [31:0]count;
reg    flag;

always @(posedge clk)
	begin
	if(en==1'B1)
		begin
			if(count<=tx)
				begin
				flag<=1'b0;
        		count<=count+32'H00000001;
				end
        	else
        		flag<=1'b1;
		end
	else
		begin
		count<=32'H00000000;
		flag<=1'b0;
		end
	end

endmodule