oscillograph.fit.rpt

在EP1C6Q240上实现示波器的逻辑代码.Verilog编写!很好用.调试成功.

; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Study FPGA/Oscillograph/Oscillograph.pin.


+-----------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                         ;
+---------------------------------------------+-------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                   ;
+---------------------------------------------+-------------------------------------------------------------------------+
; Total logic elements                        ; 507 / 5,980 ( 8 % )                                                     ;
;     -- Combinational with no register       ; 117                                                                     ;
;     -- Register only                        ; 153                                                                     ;
;     -- Combinational with a register        ; 237                                                                     ;
;                                             ;                                                                         ;
; Logic element usage by number of LUT inputs ;                                                                         ;
;     -- 4 input functions                    ; 152                                                                     ;
;     -- 3 input functions                    ; 74                                                                      ;
;     -- 2 input functions                    ; 103                                                                     ;
;     -- 1 input functions                    ; 76                                                                      ;
;     -- 0 input functions                    ; 102                                                                     ;
;                                             ;                                                                         ;
; Logic elements by mode                      ;                                                                         ;
;     -- normal mode                          ; 456                                                                     ;
;     -- arithmetic mode                      ; 51                                                                      ;
;     -- qfbk mode                            ; 10                                                                      ;
;     -- register cascade mode                ; 0                                                                       ;
;     -- synchronous clear/load mode          ; 128                                                                     ;
;     -- asynchronous clear/load mode         ; 215                                                                     ;
;                                             ;                                                                         ;
; Total registers                             ; 390 / 6,523 ( 6 % )                                                     ;
; Total LABs                                  ; 65 / 598 ( 11 % )                                                       ;
; Logic elements in carry chains              ; 58                                                                      ;
; User inserted logic elements                ; 0                                                                       ;
; Virtual pins                                ; 3                                                                       ;
; I/O pins                                    ; 9 / 185 ( 5 % )                                                         ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )                                                          ;
; Global signals                              ; 8                                                                       ;
; M4Ks                                        ; 1 / 20 ( 5 % )                                                          ;
; Total memory bits                           ; 4,096 / 92,160 ( 4 % )                                                  ;
; Total RAM block bits                        ; 4,608 / 92,160 ( 5 % )                                                  ;
; PLLs                                        ; 1 / 2 ( 50 % )                                                          ;
; Global clocks                               ; 8 / 8 ( 100 % )                                                         ;
; Average interconnect usage                  ; 1%                                                                      ;
; Peak interconnect usage                     ; 5%                                                                      ;
; Maximum fan-out node                        ; altera_internal_jtag~TDO                                                ;
; Maximum fan-out                             ; 234                                                                     ;
; Highest non-global fan-out signal           ; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4] ;
; Highest non-global fan-out                  ; 59                                                                      ;
; Total fan-out                               ; 2119                                                                    ;
; Average fan-out                             ; 4.04                                                                    ;
+---------------------------------------------+-------------------------------------------------------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; in_signal ; 136   ; 3        ; 35           ; 6            ; 1           ; 4                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; inclk     ; 153   ; 3        ; 35           ; 12           ; 1           ; 164                   ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; rst_n     ; 137   ; 3        ; 35           ; 6            ; 0           ; 2                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                   ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; Name       ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load  ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; out_signal ; 135   ; 3        ; 35           ; 5            ; 0           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
; trigger    ; 134   ; 3        ; 35           ; 5            ; 1           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
+------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+


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