oscillograph.v

来自「在EP1C6Q240上实现示波器的逻辑代码.Verilog编写!很好用.调试成功」· Verilog 代码 · 共 48 行

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//模块名称：	Oscillograph
//模块功能：	示波器模块
//版本记录：
//V 1.0		2008-03-05	谢朝壮
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//模块接口
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module Oscillograph(
		//系统信号
		input		wire	inclk,   				   //输入时钟40M
		input		wire	rst_n,                     //异步复位信号,低有效.
		
		input		wire	in_signal,			 	   //被测信号输入
		output		reg		out_signal,                //被测信号输出
		
		output		reg		trigger					   //触发信号输出
		           );

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wire	sclk;           //sclk为FPGA工作时钟,默认200MHz.

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//被测信号的处理
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always@(posedge sclk or negedge rst_n)
 if(!rst_n)
	 out_signal <= 1'b0;
 else
 	 out_signal <= in_signal;
//******************************************************
//触发信号的生成
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always@(posedge sclk or negedge rst_n)
 if(!rst_n)
	 trigger <= 1'b0;
 else
 	 trigger <= ~trigger;
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//PLL
//****************************************************** 	 
PLL PLL(
	.inclk0(inclk),
	.c0(sclk)
	);
//******************************************************	  
endmodule
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