dff.v

来自「verilog源代码 王金明教程用的配套代码和一些可综合代码」· Verilog 代码 · 共 10 行

module DFF(Q,D,CLK);
output Q;
input D,CLK;
reg Q;
always @(posedge CLK)
begin
Q <= D;
end
endmodule