62256.sim.rpt

EPM1270和ram62256的verilog接口程序

; |inter62256|data_io[7]~0        ; |inter62256|data_io[7]~output   ; padio            ;
+---------------------------------+---------------------------------+------------------+


The following table displays output ports that do not toggle to 0 during simulation.
+--------------------------------------------------------------------------------------+
; Missing 0-Value Coverage                                                             ;
+---------------------------------+---------------------------------+------------------+
; Node Name                       ; Output Port Name                ; Output Port Type ;
+---------------------------------+---------------------------------+------------------+
; |inter62256|addr[6]~reg0        ; |inter62256|addr[6]~reg0        ; regout           ;
; |inter62256|addr[7]~reg0        ; |inter62256|addr[7]~reg0        ; regout           ;
; |inter62256|addr[8]~reg0        ; |inter62256|addr[8]~reg0        ; regout           ;
; |inter62256|addr[9]~reg0        ; |inter62256|addr[9]~reg0        ; regout           ;
; |inter62256|addr[10]~reg0       ; |inter62256|addr[10]~reg0       ; regout           ;
; |inter62256|addr[11]~reg0       ; |inter62256|addr[11]~reg0       ; regout           ;
; |inter62256|addr[12]~reg0       ; |inter62256|addr[12]~reg0       ; regout           ;
; |inter62256|addr[13]~reg0       ; |inter62256|addr[13]~reg0       ; regout           ;
; |inter62256|addr[14]~reg0       ; |inter62256|addr[14]~reg0       ; regout           ;
; |inter62256|mod                 ; |inter62256|mod                 ; regout           ;
; |inter62256|data_out~80         ; |inter62256|data_out~80         ; combout          ;
; |inter62256|data_out~81         ; |inter62256|data_out~81         ; combout          ;
; |inter62256|data_out~82         ; |inter62256|data_out~82         ; combout          ;
; |inter62256|data_out~83         ; |inter62256|data_out~83         ; combout          ;
; |inter62256|data_out~84         ; |inter62256|data_out~84         ; combout          ;
; |inter62256|data_out~85         ; |inter62256|data_out~85         ; combout          ;
; |inter62256|data_out~86         ; |inter62256|data_out~86         ; combout          ;
; |inter62256|data_out~87         ; |inter62256|data_out~87         ; combout          ;
; |inter62256|req~reg0            ; |inter62256|req~reg0            ; regout           ;
; |inter62256|write               ; |inter62256|write               ; regout           ;
; |inter62256|Equal0~130          ; |inter62256|Equal0~130          ; combout          ;
; |inter62256|Equal1~188          ; |inter62256|Equal1~188          ; combout          ;
; |inter62256|Equal1~189          ; |inter62256|Equal1~189          ; combout          ;
; |inter62256|Equal0~131          ; |inter62256|Equal0~131          ; combout          ;
; |inter62256|Add1~114            ; |inter62256|Add1~114            ; combout          ;
; |inter62256|Add1~114            ; |inter62256|Add1~115            ; cout0            ;
; |inter62256|Add1~114            ; |inter62256|Add1~115COUT1_130   ; cout1            ;
; |inter62256|Add1~116            ; |inter62256|Add1~116            ; combout          ;
; |inter62256|Add1~116            ; |inter62256|Add1~117            ; cout0            ;
; |inter62256|Add1~116            ; |inter62256|Add1~117COUT1_132   ; cout1            ;
; |inter62256|Equal1~190          ; |inter62256|Equal1~190          ; combout          ;
; |inter62256|Add1~118            ; |inter62256|Add1~118            ; combout          ;
; |inter62256|Add1~118            ; |inter62256|Add1~119            ; cout0            ;
; |inter62256|Add1~118            ; |inter62256|Add1~119COUT1       ; cout1            ;
; |inter62256|Add1~120            ; |inter62256|Add1~120            ; combout          ;
; |inter62256|Add1~122            ; |inter62256|Add1~122            ; combout          ;
; |inter62256|Add1~122            ; |inter62256|Add1~123            ; cout0            ;
; |inter62256|Add1~122            ; |inter62256|Add1~123COUT1_131   ; cout1            ;
; |inter62256|Equal1~192          ; |inter62256|Equal1~192          ; combout          ;
; |inter62256|Add1~124            ; |inter62256|Add1~124            ; combout          ;
; |inter62256|Add1~124            ; |inter62256|Add1~125            ; cout0            ;
; |inter62256|Add1~124            ; |inter62256|Add1~125COUT1_129   ; cout1            ;
; |inter62256|Add1~126            ; |inter62256|Add1~126            ; combout          ;
; |inter62256|Add1~126            ; |inter62256|Add1~127            ; cout             ;
; |inter62256|Equal1~195          ; |inter62256|Equal1~195          ; combout          ;
; |inter62256|data_in_temp[0]~274 ; |inter62256|data_in_temp[0]~274 ; combout          ;
; |inter62256|addr[7]~1361        ; |inter62256|addr[7]~1361        ; combout          ;
; |inter62256|addr[7]~1362        ; |inter62256|addr[7]~1362        ; combout          ;
; |inter62256|Add0~226            ; |inter62256|Add0~227COUT1_254   ; cout1            ;
; |inter62256|Add0~228            ; |inter62256|Add0~229COUT1_255   ; cout1            ;
; |inter62256|Add0~230            ; |inter62256|Add0~231COUT1_256   ; cout1            ;
; |inter62256|Add0~232            ; |inter62256|Add0~233COUT1_257   ; cout1            ;
; |inter62256|Add0~234            ; |inter62256|Add0~235            ; cout             ;
; |inter62256|Add0~236            ; |inter62256|Add0~236            ; combout          ;
; |inter62256|Add0~236            ; |inter62256|Add0~237            ; cout0            ;
; |inter62256|Add0~236            ; |inter62256|Add0~237COUT1_258   ; cout1            ;
; |inter62256|Add0~238            ; |inter62256|Add0~238            ; combout          ;
; |inter62256|Add0~238            ; |inter62256|Add0~239            ; cout0            ;
; |inter62256|Add0~238            ; |inter62256|Add0~239COUT1_259   ; cout1            ;
; |inter62256|Add0~240            ; |inter62256|Add0~240            ; combout          ;
; |inter62256|Add0~240            ; |inter62256|Add0~241            ; cout0            ;
; |inter62256|Add0~240            ; |inter62256|Add0~241COUT1_260   ; cout1            ;
; |inter62256|Add0~242            ; |inter62256|Add0~242            ; combout          ;
; |inter62256|Add0~242            ; |inter62256|Add0~243            ; cout0            ;
; |inter62256|Add0~242            ; |inter62256|Add0~243COUT1_261   ; cout1            ;
; |inter62256|Add0~244            ; |inter62256|Add0~244            ; combout          ;
; |inter62256|Add0~244            ; |inter62256|Add0~245            ; cout             ;
; |inter62256|Add0~246            ; |inter62256|Add0~246            ; combout          ;
; |inter62256|Add0~246            ; |inter62256|Add0~247            ; cout0            ;
; |inter62256|Add0~246            ; |inter62256|Add0~247COUT1_262   ; cout1            ;
; |inter62256|Add0~248            ; |inter62256|Add0~248            ; combout          ;
; |inter62256|Add0~248            ; |inter62256|Add0~249            ; cout0            ;
; |inter62256|Add0~248            ; |inter62256|Add0~249COUT1_263   ; cout1            ;
; |inter62256|Add0~250            ; |inter62256|Add0~250            ; combout          ;
; |inter62256|data_in_temp[0]~275 ; |inter62256|data_in_temp[0]~275 ; combout          ;
; |inter62256|req~139             ; |inter62256|req~139             ; combout          ;
; |inter62256|req~140             ; |inter62256|req~140             ; combout          ;
; |inter62256|data_temp[0]        ; |inter62256|data_temp[0]        ; combout          ;
; |inter62256|data_temp[1]        ; |inter62256|data_temp[1]        ; combout          ;
; |inter62256|data_temp[2]        ; |inter62256|data_temp[2]        ; combout          ;
; |inter62256|data_temp[3]        ; |inter62256|data_temp[3]        ; combout          ;
; |inter62256|data_temp[4]        ; |inter62256|data_temp[4]        ; combout          ;
; |inter62256|data_temp[5]        ; |inter62256|data_temp[5]        ; combout          ;
; |inter62256|data_temp[6]        ; |inter62256|data_temp[6]        ; combout          ;
; |inter62256|data_temp[7]        ; |inter62256|data_temp[7]        ; combout          ;
; |inter62256|rst                 ; |inter62256|rst                 ; combout          ;
; |inter62256|addr_in[1]          ; |inter62256|addr_in[1]          ; combout          ;
; |inter62256|addr_in[0]          ; |inter62256|addr_in[0]          ; combout          ;
; |inter62256|mode                ; |inter62256|mode                ; combout          ;
; |inter62256|addr_in[2]          ; |inter62256|addr_in[2]          ; combout          ;
; |inter62256|addr_in[3]          ; |inter62256|addr_in[3]          ; combout          ;
; |inter62256|addr_in[4]          ; |inter62256|addr_in[4]          ; combout          ;
; |inter62256|addr_in[5]          ; |inter62256|addr_in[5]          ; combout          ;
; |inter62256|addr_in[6]          ; |inter62256|addr_in[6]          ; combout          ;
; |inter62256|addr_in[7]          ; |inter62256|addr_in[7]          ; combout          ;
; |inter62256|data_in[0]          ; |inter62256|data_in[0]          ; combout          ;
; |inter62256|data_in[6]          ; |inter62256|data_in[6]          ; combout          ;
; |inter62256|data_in[7]          ; |inter62256|data_in[7]          ; combout          ;
; |inter62256|addr[6]             ; |inter62256|addr[6]             ; padio            ;
; |inter62256|addr[7]             ; |inter62256|addr[7]             ; padio            ;
; |inter62256|addr[8]             ; |inter62256|addr[8]             ; padio            ;
; |inter62256|addr[9]             ; |inter62256|addr[9]             ; padio            ;
; |inter62256|addr[10]            ; |inter62256|addr[10]            ; padio            ;
; |inter62256|addr[11]            ; |inter62256|addr[11]            ; padio            ;
; |inter62256|addr[12]            ; |inter62256|addr[12]            ; padio            ;
; |inter62256|addr[13]            ; |inter62256|addr[13]            ; padio            ;
; |inter62256|addr[14]            ; |inter62256|addr[14]            ; padio            ;
; |inter62256|data_out[0]         ; |inter62256|data_out[0]         ; padio            ;
; |inter62256|data_out[1]         ; |inter62256|data_out[1]         ; padio            ;
; |inter62256|data_out[2]         ; |inter62256|data_out[2]         ; padio            ;
; |inter62256|data_out[3]         ; |inter62256|data_out[3]         ; padio            ;
; |inter62256|data_out[4]         ; |inter62256|data_out[4]         ; padio            ;
; |inter62256|data_out[5]         ; |inter62256|data_out[5]         ; padio            ;
; |inter62256|data_out[6]         ; |inter62256|data_out[6]         ; padio            ;
; |inter62256|data_out[7]         ; |inter62256|data_out[7]         ; padio            ;
; |inter62256|req                 ; |inter62256|req                 ; padio            ;
+---------------------------------+---------------------------------+------------------+


+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage      ;
+--------+------------+


+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
    Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
    Info: Processing started: Sun Jul 29 21:01:06 2007
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off 62256 -c 62256
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
    Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is      40.69 %
Info: Number of transitions in simulation is 6377
Info: Vector file 62256.sim.vwf is saved in VWF text format. You can compress it into CVWF format in order to reduce file size. For more details please refer to the Quartus II Help.
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
    Info: Processing ended: Sun Jul 29 21:01:07 2007
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