ddr2_eval.syn

DDR2 的控制器

JDF B
// Created by Version 7.0 
PROJECT DDR2_eval.syn
DESIGN ddr2_eval Normal
DEVKIT LFE2M35E-6F256CES
ENTRY Schematic/Verilog HDL
MODULE ..\..\models\ecp2m\pll_120M.v
MODSTYLE pll_120M Normal
MODULE ..\..\models\ecp2m\ddr_data_io.v
MODSTYLE ddr_data_io Normal
MODSTYLE bidi_cell Normal
MODULE ..\src\rtl\top\ecp2m\ddr_sdram_mem_top.v
MODSTYLE ddr_sdram_mem_top Normal
MODULE ..\..\models\ecp2m\ddr_dm_io.v
MODSTYLE ddr_dm_io Normal
MODULE ..\..\models\ecp2m\ddr_dqs_io.v
MODSTYLE bidi_dqs Normal
MODSTYLE ddr_dqs_io Normal
MODULE ..\..\models\ecp2m\pll_266M.v
MODSTYLE pll_266M Normal
MODULE ..\..\..\ram_dp\RAM_DP.v
MODSTYLE RAM_DP Normal
MODULE ..\..\..\ddr2_bb.v
MODSTYLE ddr2 Normal
MODULE ..\..\models\ecp2m\ddr_sdram_mem_io_top.v
MODSTYLE ddr_sdram_mem_io_top Normal
SYNTHESIS_TOOL Synplify
SIMULATOR_TOOL ModelSim
TOPMODULE ddr_sdram_mem_top