pll_120m.plg

来自「DDR2 的控制器」· PLG 代码 · 共 8 行

PLG
8 行
字号 
@P:  Worst Slack : 2.272
@P:  System - Estimated Frequency : 366.6 MHz
@P:  System - Requested Frequency : 200.0 MHz
@P:  System - Estimated Period : 2.728
@P:  System - Requested Period : 5.000
@P:  System - Slack : 2.272
@P:  CPU Time : 0h:00m:02s

pll_120m.plg - 源码说明

本页面展示了「DDR2 的控制器」中的 pll_120m.plg 源码文件，采用 PLG 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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