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字号:
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 13:17:02 01/10/07
// Design Name:
// Module Name: FR
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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//楼层变化寄存器。
module FR(clk,rst, lamp, FLE, FR_out);
input clk;
input rst;
input [1:0] lamp; //电梯运行状态。
input FLE;
output [2:0] FR_out;
// output inc;
reg [2:0] FR_out;
reg [2:0] state; //register.
// reg inc;
always @ (posedge clk or negedge rst)
begin
if(!rst)
begin
state <= 3'b000; //
// inc <= 'b0;
end
else
begin
if(FLE)
begin
case(lamp)
2'b01:
begin
state <= state + 1;
// inc <= 'b1; //只根据控制信号。。是否到顶层由控制器控制,然后给出信号;
end
2'b10:
begin
state <= state - 1;
// inc <= 'b1;
end
default:
begin
state <= state;
// inc <= inc;
end
endcase
end
else
begin
state <= state;
// inc <= 'b0;
end
end
end
always @ (state)
begin
FR_out = state;
end
endmodule
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