vr_fifo.pcf

可预取的fifo 的fpga 设计代码

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// Written by: Map I.27 on Fri Jul 28 23:43:33 2006
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SCHEMATIC START;
NET "clk_ibuf/IBUFG" BEL "clk_ibuf/BUFG.GCLKMUX" USELOCALCONNECT;
TIMEGRP clk = BEL "fifo_empty" BEL "fifo_full" BEL "out_dat[0]" BEL
        "out_dat[1]" BEL "out_dat[2]" BEL "out_dat[3]" BEL "out_dat[4]" BEL
        "out_dat[5]" BEL "out_dat[6]" BEL "out_dat[7]" BEL "vld_pn[0]" BEL
        "vld_pn[1]" BEL "rdat_hld[7]" BEL "rdat_hld[0]" BEL "rdat_hld[1]" BEL
        "rdat_hld[2]" BEL "rdat_hld[3]" BEL "rdat_hld[4]" BEL "rdat_hld[5]"
        BEL "rdat_hld[6]" BEL "fifo_radr[0]" BEL "fifo_radr[1]" BEL
        "fifo_radr[2]" BEL "fifo_radr[3]" BEL "radr_dly[0]" BEL "radr_dly[1]"
        BEL "radr_dly[2]" BEL "radr_dly[3]" BEL "fifo_wadr[0]" BEL
        "fifo_wadr[1]" BEL "fifo_wadr[2]" BEL "fifo_wadr[3]" BEL "re_dly" BEL
        "fifo_full_rep0_i" BEL "fifo_ary.I_8.SLICEM_F" BEL
        "fifo_ary.I_8.SLICEM_G" BEL "fifo_ary.I_7.SLICEM_F" BEL
        "fifo_ary.I_7.SLICEM_G" BEL "fifo_ary.I_6.SLICEM_F" BEL
        "fifo_ary.I_6.SLICEM_G" BEL "fifo_ary.I_5.SLICEM_F" BEL
        "fifo_ary.I_5.SLICEM_G" BEL "fifo_ary.I_4.SLICEM_F" BEL
        "fifo_ary.I_4.SLICEM_G" BEL "fifo_ary.I_3.SLICEM_F" BEL
        "fifo_ary.I_3.SLICEM_G" BEL "fifo_ary.I_2.SLICEM_F" BEL
        "fifo_ary.I_2.SLICEM_G" BEL "fifo_ary.I_1.SLICEM_F" BEL
        "fifo_ary.I_1.SLICEM_G";
TS_clk = PERIOD TIMEGRP "clk" 5.1 ns HIGH 50%;
SCHEMATIC END;