key_fittr.v

PS2鼠标实验Verilog HDL代码

// key_fittr.v
// key_filter.v 按下为高电平
module filter_20ms(clk,in,out);
input  clk;
input  in;
output out;

reg[19:0] cnt;
reg		  out_r;
always @(posedge clk)
begin
	if(in == 1'b0)             //一旦出现低电平即复位计数器
	begin
	    cnt <= 20'h0;          //清0计数器
	    out_r <= 1'h0;         //输出置1
	end
	else                       //低电平开始计数
	begin
		if(cnt >= 20'd960000)  //CLK=48M，约200us 
		out_r <= 1'h1;         //低电平宽度大于200us时输出低电平
		else                   //低电平宽度小于200us时输出高电平
		begin
			cnt <= cnt + 20'h1;//计数器累加
			out_r <= 1'h0;     
		end
	end
end

assign out = out_r;

endmodule