scrambler_tb.v

来自「通信系统中的加扰与解扰程序」· Verilog 代码 · 共 27 行

`timescale 1ns/1ns
module scrambler_tb  ; 
 
  reg  [7:0]  seqIn   ; 
  wire  [7:0]  seqOut   ; 
  reg    clk   ; 
  reg    en   ; 
  scrambler  
   DUT  ( 
       .seqIn (seqIn ) ,
      .seqOut (seqOut ) ,
      .clk (clk ) ,
      .en (en ) ); 
      always #5 clk=~clk;
      initial begin
          clk=0;
          en=0;
          seqIn=0;
          #10 en=1;
          #10 en=0;
          #2370 seqIn=1;
          #10 seqIn=0;
      end

endmodule