📄 scrambler_tb.v
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`timescale 1ns/1nsmodule scrambler_tb ; reg [7:0] seqIn ; wire [7:0] seqOut ; reg clk ; reg en ; scrambler DUT ( .seqIn (seqIn ) , .seqOut (seqOut ) , .clk (clk ) , .en (en ) ); always #5 clk=~clk; initial begin clk=0; en=0; seqIn=0; #10 en=1; #10 en=0; #2370 seqIn=1; #10 seqIn=0; endendmodule
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