jishu0.hier_info

Verilog 实现9999计数

|Block1
d_out[0] <= dispselect:inst1.wei_out[0]
d_out[1] <= dispselect:inst1.wei_out[1]
d_out[2] <= dispselect:inst1.wei_out[2]
d_out[3] <= dispselect:inst1.wei_out[3]
d_out[4] <= dispselect:inst1.wei_out[4]
clk_in0 => fen1k:inst.clk_in0
q[0] <= yima:inst4.q0[0]
q[1] <= yima:inst4.q0[1]
q[2] <= yima:inst4.q0[2]
q[3] <= yima:inst4.q0[3]
q[4] <= yima:inst4.q0[4]
q[5] <= yima:inst4.q0[5]
q[6] <= yima:inst4.q0[6]
q[7] <= yima:inst4.q0[7]


|Block1|dispselect:inst1
clk2 => wei[1]~reg0.CLK
clk2 => wei[0]~reg0.CLK
clk2 => wei_out[4]~reg0.CLK
clk2 => wei_out[3]~reg0.CLK
clk2 => wei_out[2]~reg0.CLK
clk2 => wei_out[1]~reg0.CLK
clk2 => wei_out[0]~reg0.CLK
clk2 => always0~0.CLK
clk2 => always0~1.CLK
clk2 => always0~3.CLK
clk2 => always0~5.CLK
clk2 => always0~7.CLK
clk2 => wei[2]~reg0.CLK
wei[0] <= wei[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wei[1] <= wei[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wei[2] <= wei[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
wei_out[0] <= always0~9.DB_MAX_OUTPUT_PORT_TYPE
wei_out[1] <= always0~8.DB_MAX_OUTPUT_PORT_TYPE
wei_out[2] <= always0~6.DB_MAX_OUTPUT_PORT_TYPE
wei_out[3] <= always0~4.DB_MAX_OUTPUT_PORT_TYPE
wei_out[4] <= always0~2.DB_MAX_OUTPUT_PORT_TYPE


|Block1|fen1k:inst
clk_in0 => cnt1[30].CLK
clk_in0 => cnt1[29].CLK
clk_in0 => cnt1[28].CLK
clk_in0 => cnt1[27].CLK
clk_in0 => cnt1[26].CLK
clk_in0 => cnt1[25].CLK
clk_in0 => cnt1[24].CLK
clk_in0 => cnt1[23].CLK
clk_in0 => cnt1[22].CLK
clk_in0 => cnt1[21].CLK
clk_in0 => cnt1[20].CLK
clk_in0 => cnt1[19].CLK
clk_in0 => cnt1[18].CLK
clk_in0 => cnt1[17].CLK
clk_in0 => cnt1[16].CLK
clk_in0 => cnt1[15].CLK
clk_in0 => cnt1[14].CLK
clk_in0 => cnt1[13].CLK
clk_in0 => cnt1[12].CLK
clk_in0 => cnt1[11].CLK
clk_in0 => cnt1[10].CLK
clk_in0 => cnt1[9].CLK
clk_in0 => cnt1[8].CLK
clk_in0 => cnt1[7].CLK
clk_in0 => cnt1[6].CLK
clk_in0 => cnt1[5].CLK
clk_in0 => cnt1[4].CLK
clk_in0 => cnt1[3].CLK
clk_in0 => cnt1[2].CLK
clk_in0 => cnt1[1].CLK
clk_in0 => cnt1[0].CLK
clk_in0 => f1k~reg0.CLK
clk_in0 => cnt1[31].CLK
f1k <= f1k~reg0.DB_MAX_OUTPUT_PORT_TYPE


|Block1|yima:inst4
a0[0] => Decoder0.IN3
a0[1] => Decoder0.IN2
a0[2] => Decoder0.IN1
a0[3] => Decoder0.IN0
q0[0] <= WideOr7.DB_MAX_OUTPUT_PORT_TYPE
q0[1] <= WideOr6.DB_MAX_OUTPUT_PORT_TYPE
q0[2] <= WideOr5.DB_MAX_OUTPUT_PORT_TYPE
q0[3] <= WideOr4.DB_MAX_OUTPUT_PORT_TYPE
q0[4] <= WideOr3.DB_MAX_OUTPUT_PORT_TYPE
q0[5] <= WideOr2.DB_MAX_OUTPUT_PORT_TYPE
q0[6] <= WideOr1.DB_MAX_OUTPUT_PORT_TYPE
q0[7] <= WideOr0.DB_MAX_OUTPUT_PORT_TYPE


|Block1|mux:inst5
dis_select[0] => Decoder0.IN2
dis_select[1] => Decoder0.IN1
dis_select[2] => Decoder0.IN0
low[0] => Selector3.IN7
low[1] => Selector2.IN7
low[2] => Selector1.IN7
low[3] => Selector0.IN7
hig[0] => Selector3.IN8
hig[1] => Selector2.IN8
hig[2] => Selector1.IN8
hig[3] => Selector0.IN8
hig2[0] => Selector3.IN9
hig2[1] => Selector2.IN9
hig2[2] => Selector1.IN9
hig2[3] => Selector0.IN9
hig3[0] => Selector3.IN10
hig3[1] => Selector2.IN10
hig3[2] => Selector1.IN10
hig3[3] => Selector0.IN10
hig4[0] => Selector3.IN11
hig4[1] => Selector2.IN11
hig4[2] => Selector1.IN11
hig4[3] => Selector0.IN11
out[0] <= always0~4.DB_MAX_OUTPUT_PORT_TYPE
out[1] <= always0~3.DB_MAX_OUTPUT_PORT_TYPE
out[2] <= always0~2.DB_MAX_OUTPUT_PORT_TYPE
out[3] <= always0~1.DB_MAX_OUTPUT_PORT_TYPE


|Block1|jishu1:inst2
clk_0 => qlow[2]~reg0.CLK
clk_0 => qlow[1]~reg0.CLK
clk_0 => qlow[0]~reg0.CLK
clk_0 => qh1[3]~reg0.CLK
clk_0 => qh1[2]~reg0.CLK
clk_0 => qh1[1]~reg0.CLK
clk_0 => qh1[0]~reg0.CLK
clk_0 => cy1.CLK
clk_0 => qlow[3]~reg0.CLK
qlow[0] <= qlow[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qlow[1] <= qlow[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qlow[2] <= qlow[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qlow[3] <= qlow[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh1[0] <= qh1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh1[1] <= qh1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh1[2] <= qh1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh1[3] <= qh1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh2[0] <= qh2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh2[1] <= qh2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh2[2] <= qh2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh2[3] <= qh2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh3[0] <= qh3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh3[1] <= qh3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh3[2] <= qh3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh3[3] <= qh3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh4[0] <= qh4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh4[1] <= qh4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh4[2] <= qh4[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
qh4[3] <= qh4[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|Block1|fen1hz:inst7
clk_0 => cn[30].CLK
clk_0 => cn[29].CLK
clk_0 => cn[28].CLK
clk_0 => cn[27].CLK
clk_0 => cn[26].CLK
clk_0 => cn[25].CLK
clk_0 => cn[24].CLK
clk_0 => cn[23].CLK
clk_0 => cn[22].CLK
clk_0 => cn[21].CLK
clk_0 => cn[20].CLK
clk_0 => cn[19].CLK
clk_0 => cn[18].CLK
clk_0 => cn[17].CLK
clk_0 => cn[16].CLK
clk_0 => cn[15].CLK
clk_0 => cn[14].CLK
clk_0 => cn[13].CLK
clk_0 => cn[12].CLK
clk_0 => cn[11].CLK
clk_0 => cn[10].CLK
clk_0 => cn[9].CLK
clk_0 => cn[8].CLK
clk_0 => cn[7].CLK
clk_0 => cn[6].CLK
clk_0 => cn[5].CLK
clk_0 => cn[4].CLK
clk_0 => cn[3].CLK
clk_0 => cn[2].CLK
clk_0 => cn[1].CLK
clk_0 => cn[0].CLK
clk_0 => f1hz~reg0.CLK
clk_0 => cn[31].CLK
f1hz <= f1hz~reg0.DB_MAX_OUTPUT_PORT_TYPE