yima.v

Verilog 实现9999计数

module yima(a0,q0);
input[3:0]a0;
output[6:0]q0;
reg[7:0]q0;
always@(a0)
begin
    case(a0) //.gfedcba高电平亮
4'b0000:q0<=8'b00111111;//0
4'b0001:q0<=8'b00000110;//1
4'b0010:q0<=8'b01011011;//2
4'b0011:q0<=8'b01001111;//3
4'b0100:q0<=8'b01100110;//4                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                        
4'b0101:q0<=8'b01101101;//5
4'b0110:q0<=8'b01111101;//6
4'b0111:q0<=8'b00000111;//7
4'b1000:q0<=8'b01111111;//8
4'b1001:q0<=8'b01101111;//9
default:q0<=8'b11000000;
endcase
end
endmodule