fen1k.v

Verilog 实现9999计数

module fen1k(clk_in0,f1k);
input clk_in0;
output f1k;
reg f1k;
integer cnt1;
always@(posedge clk_in0)
begin
  if(cnt1<19999)
  begin
     cnt1=cnt1+1;
     f1k<=1'b0;
   end
   else
     begin
      cnt1=0;
      f1k<=1'b1;
     end
end
endmodule