fegpin.v

Verilog 实现9999计数

module fen(clko,x0);
input clko;
output x0;
reg x0;
integer cnt0;
always@(posedge clko)
begin
  if(cnt0<19999)
  begin
     cnt0=cnt0+1;
     x0<=1'b0;
   end
   else
     begin
      cnt0=0;
      x0<=1'b1;
     end
end
endmodule