📄 top1.tan.rpt
字号:
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; N/A ; None ; 11.852 ns ; din0[0] ; LED_F ;
; N/A ; None ; 11.745 ns ; din1[0] ; LED_F ;
+-------+-------------------+-----------------+---------+-------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Timing Analyzer
Info: Version 5.1 Build 176 10/26/2005 SJ Full Version
Info: Processing started: Sat Jan 12 17:40:03 2008
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off top1 -c top1 --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
Info: Assuming node "CLK" is an undefined clock
Info: Clock "CLK" Internal fmax is restricted to 275.03 MHz between source register "s[1]" and destination register "s[2]"
Info: fmax restricted to Clock High delay (1.818 ns) plus Clock Low delay (1.818 ns) : restricted to 3.636 ns. Expand message to see actual delay path.
Info: + Longest register to register delay is 1.246 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X7_Y12_N0; Fanout = 10; REG Node = 's[1]'
Info: 2: + IC(0.639 ns) + CELL(0.607 ns) = 1.246 ns; Loc. = LC_X7_Y12_N2; Fanout = 11; REG Node = 's[2]'
Info: Total cell delay = 0.607 ns ( 48.72 % )
Info: Total interconnect delay = 0.639 ns ( 51.28 % )
Info: - Smallest clock skew is 0.000 ns
Info: + Shortest clock path from clock "CLK" to destination register is 2.767 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_17; Fanout = 3; CLK Node = 'CLK'
Info: 2: + IC(0.587 ns) + CELL(0.711 ns) = 2.767 ns; Loc. = LC_X7_Y12_N2; Fanout = 11; REG Node = 's[2]'
Info: Total cell delay = 2.180 ns ( 78.79 % )
Info: Total interconnect delay = 0.587 ns ( 21.21 % )
Info: - Longest clock path from clock "CLK" to source register is 2.767 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_17; Fanout = 3; CLK Node = 'CLK'
Info: 2: + IC(0.587 ns) + CELL(0.711 ns) = 2.767 ns; Loc. = LC_X7_Y12_N0; Fanout = 10; REG Node = 's[1]'
Info: Total cell delay = 2.180 ns ( 78.79 % )
Info: Total interconnect delay = 0.587 ns ( 21.21 % )
Info: + Micro clock to output delay of source is 0.224 ns
Info: + Micro setup delay of destination is 0.037 ns
Info: tco from clock "CLK" to destination pin "LED_G" through register "s[1]" is 16.266 ns
Info: + Longest clock path from clock "CLK" to source register is 2.767 ns
Info: 1: + IC(0.000 ns) + CELL(1.469 ns) = 1.469 ns; Loc. = PIN_17; Fanout = 3; CLK Node = 'CLK'
Info: 2: + IC(0.587 ns) + CELL(0.711 ns) = 2.767 ns; Loc. = LC_X7_Y12_N0; Fanout = 10; REG Node = 's[1]'
Info: Total cell delay = 2.180 ns ( 78.79 % )
Info: Total interconnect delay = 0.587 ns ( 21.21 % )
Info: + Micro clock to output delay of source is 0.224 ns
Info: + Longest register to pin delay is 13.275 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X7_Y12_N0; Fanout = 10; REG Node = 's[1]'
Info: 2: + IC(0.636 ns) + CELL(0.442 ns) = 1.078 ns; Loc. = LC_X7_Y12_N1; Fanout = 7; COMB Node = 'NUM[0]~657'
Info: 3: + IC(1.568 ns) + CELL(0.590 ns) = 3.236 ns; Loc. = LC_X9_Y13_N8; Fanout = 1; COMB Node = 'NUM[3]~658'
Info: 4: + IC(0.399 ns) + CELL(0.442 ns) = 4.077 ns; Loc. = LC_X9_Y13_N2; Fanout = 1; COMB Node = 'NUM[3]~659'
Info: 5: + IC(1.540 ns) + CELL(0.292 ns) = 5.909 ns; Loc. = LC_X7_Y12_N8; Fanout = 11; COMB Node = 'NUM[3]~669'
Info: 6: + IC(1.364 ns) + CELL(0.442 ns) = 7.715 ns; Loc. = LC_X7_Y10_N4; Fanout = 2; COMB Node = 'SEG~1428'
Info: 7: + IC(0.415 ns) + CELL(0.442 ns) = 8.572 ns; Loc. = LC_X7_Y10_N0; Fanout = 1; COMB Node = 'SEG~1433'
Info: 8: + IC(2.579 ns) + CELL(2.124 ns) = 13.275 ns; Loc. = PIN_31; Fanout = 0; PIN Node = 'LED_G'
Info: Total cell delay = 4.774 ns ( 35.96 % )
Info: Total interconnect delay = 8.501 ns ( 64.04 % )
Info: Longest tpd from source pin "din2[2]" to destination pin "LED_G" is 17.305 ns
Info: 1: + IC(0.000 ns) + CELL(1.475 ns) = 1.475 ns; Loc. = PIN_51; Fanout = 1; PIN Node = 'din2[2]'
Info: 2: + IC(6.323 ns) + CELL(0.442 ns) = 8.240 ns; Loc. = LC_X9_Y13_N9; Fanout = 1; COMB Node = 'NUM[2]~662'
Info: 3: + IC(1.522 ns) + CELL(0.292 ns) = 10.054 ns; Loc. = LC_X7_Y12_N3; Fanout = 11; COMB Node = 'NUM[2]~670'
Info: 4: + IC(1.399 ns) + CELL(0.292 ns) = 11.745 ns; Loc. = LC_X7_Y10_N4; Fanout = 2; COMB Node = 'SEG~1428'
Info: 5: + IC(0.415 ns) + CELL(0.442 ns) = 12.602 ns; Loc. = LC_X7_Y10_N0; Fanout = 1; COMB Node = 'SEG~1433'
Info: 6: + IC(2.579 ns) + CELL(2.124 ns) = 17.305 ns; Loc. = PIN_31; Fanout = 0; PIN Node = 'LED_G'
Info: Total cell delay = 5.067 ns ( 29.28 % )
Info: Total interconnect delay = 12.238 ns ( 70.72 % )
Info: Quartus II Timing Analyzer was successful. 0 errors, 1 warning
Info: Processing ended: Sat Jan 12 17:40:03 2008
Info: Elapsed time: 00:00:01
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