📄 clkgen.sta.rpt
字号:
+----------------------------------------------------------------------------------------+
; Minimum Pulse Width ;
+--------+--------------+----------------+--------+------------+------------+------------+
; Slack ; Actual Width ; Required Width ; Pulse ; Clock ; Clock Edge ; Target ;
+--------+--------------+----------------+--------+------------+------------+------------+
; -2.289 ; 1.000 ; 3.289 ; Period ; CLKin ; Rise ; CLKin ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div256 ; Rise ; state.S1 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div256 ; Rise ; state.S1 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div256 ; Rise ; state.S0 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div256 ; Rise ; state.S0 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div128 ; Rise ; clk_div256 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div128 ; Rise ; clk_div256 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div64 ; Rise ; clk_div128 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div64 ; Rise ; clk_div128 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div256 ; Rise ; state.S4 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div256 ; Rise ; state.S4 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div256 ; Rise ; state.S2 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div256 ; Rise ; state.S2 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div32 ; Rise ; clk_div64 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div32 ; Rise ; clk_div64 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div256 ; Rise ; state.S3 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div256 ; Rise ; state.S3 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div16 ; Rise ; clk_div32 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div16 ; Rise ; clk_div32 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div8 ; Rise ; clk_div16 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div8 ; Rise ; clk_div16 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div4 ; Rise ; clk_div8 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div4 ; Rise ; clk_div8 ;
; 0.334 ; 0.500 ; 0.166 ; High ; clk_div2 ; Rise ; clk_div4 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; clk_div2 ; Rise ; clk_div4 ;
; 0.334 ; 0.500 ; 0.166 ; High ; CLKin ; Rise ; clk_div2 ;
; 0.334 ; 0.500 ; 0.166 ; Low ; CLKin ; Rise ; clk_div2 ;
+--------+--------------+----------------+--------+------------+------------+------------+
+---------------------------------------------------------------------+
; Setup Transfers ;
+------------+------------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+------------+----------+----------+----------+----------+
; clk_div2 ; clk_div2 ; 1 ; 0 ; 0 ; 0 ;
; clk_div4 ; clk_div4 ; 1 ; 0 ; 0 ; 0 ;
; clk_div8 ; clk_div8 ; 1 ; 0 ; 0 ; 0 ;
; clk_div16 ; clk_div16 ; 1 ; 0 ; 0 ; 0 ;
; clk_div32 ; clk_div32 ; 1 ; 0 ; 0 ; 0 ;
; clk_div64 ; clk_div64 ; 1 ; 0 ; 0 ; 0 ;
; clk_div128 ; clk_div128 ; 1 ; 0 ; 0 ; 0 ;
; clk_div256 ; clk_div256 ; 5 ; 0 ; 0 ; 0 ;
; CLKin ; CLKin ; 1 ; 0 ; 0 ; 0 ;
+------------+------------+----------+----------+----------+----------+
+---------------------------------------------------------------------+
; Hold Transfers ;
+------------+------------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+------------+----------+----------+----------+----------+
; clk_div2 ; clk_div2 ; 1 ; 0 ; 0 ; 0 ;
; clk_div4 ; clk_div4 ; 1 ; 0 ; 0 ; 0 ;
; clk_div8 ; clk_div8 ; 1 ; 0 ; 0 ; 0 ;
; clk_div16 ; clk_div16 ; 1 ; 0 ; 0 ; 0 ;
; clk_div32 ; clk_div32 ; 1 ; 0 ; 0 ; 0 ;
; clk_div64 ; clk_div64 ; 1 ; 0 ; 0 ; 0 ;
; clk_div128 ; clk_div128 ; 1 ; 0 ; 0 ; 0 ;
; clk_div256 ; clk_div256 ; 5 ; 0 ; 0 ; 0 ;
; CLKin ; CLKin ; 1 ; 0 ; 0 ; 0 ;
+------------+------------+----------+----------+----------+----------+
+------------------------------------------------+
; Unconstrained Paths ;
+---------------------------------+-------+------+
; Property ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 1 ; 1 ;
; Unconstrained Input Port Paths ; 5 ; 5 ;
; Unconstrained Output Ports ; 1 ; 1 ;
; Unconstrained Output Port Paths ; 4 ; 4 ;
+---------------------------------+-------+------+
+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
Info: Version 7.1 Build 156 04/30/2007 SJ Full Version
Info: Processing started: Sat Nov 17 19:44:26 2007
Info: Command: quartus_sta clkgen -c clkgen
Info: qsta_default_script.tcl version: 24.0.1.7
Info: Started post-fitting delay annotation
Info: Delay annotation completed successfully
Info: Reading SDC File: 'clkgen.sdc'
Info: No base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div256 clk_div256
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div128 clk_div128
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div64 clk_div64
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div32 clk_div32
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div16 clk_div16
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div8 clk_div8
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div4 clk_div4
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name clk_div2 clk_div2
Info: create_clock -period 1.000 -waveform {0.000 0.500} -name CLKin CLKin
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -0.531
Info: Slack End Point TNS Clock
Info: ========= ============= =====================
Info: -0.531 -0.531 clk_div8
Info: -0.383 -1.437 clk_div256
Info: -0.381 -0.381 clk_div64
Info: -0.381 -0.381 clk_div16
Info: -0.381 -0.381 clk_div4
Info: -0.381 -0.381 CLKin
Info: -0.370 -0.370 clk_div128
Info: -0.370 -0.370 clk_div32
Info: -0.370 -0.370 clk_div2
Info: Worst-case hold slack is 0.877
Info: Slack End Point TNS Clock
Info: ========= ============= =====================
Info: 0.877 0.000 clk_div256
Info: 1.024 0.000 clk_div128
Info: 1.024 0.000 clk_div32
Info: 1.024 0.000 clk_div2
Info: 1.035 0.000 clk_div64
Info: 1.035 0.000 clk_div16
Info: 1.035 0.000 clk_div4
Info: 1.035 0.000 CLKin
Info: 1.185 0.000 clk_div8
Info: No recovery paths to report
Info: No removal paths to report
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 1 warning
Info: Allocated 110 megabytes of memory during processing
Info: Processing ended: Sat Nov 17 19:44:27 2007
Info: Elapsed time: 00:00:01
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