clkgen.sta.summary

来自「用最少的CPLD资源,用Verilog在QuartusII7.1上实现的1280」· SUMMARY 代码 · 共 78 行

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TimeQuest Timing Analyzer Summary
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Type  : Setup 'clk_div8'
Slack : -0.531
TNS   : -0.531

Type  : Setup 'clk_div256'
Slack : -0.383
TNS   : -1.437

Type  : Setup 'clk_div64'
Slack : -0.381
TNS   : -0.381

Type  : Setup 'clk_div16'
Slack : -0.381
TNS   : -0.381

Type  : Setup 'clk_div4'
Slack : -0.381
TNS   : -0.381

Type  : Setup 'CLKin'
Slack : -0.381
TNS   : -0.381

Type  : Setup 'clk_div128'
Slack : -0.370
TNS   : -0.370

Type  : Setup 'clk_div32'
Slack : -0.370
TNS   : -0.370

Type  : Setup 'clk_div2'
Slack : -0.370
TNS   : -0.370

Type  : Hold 'clk_div256'
Slack : 0.877
TNS   : 0.000

Type  : Hold 'clk_div128'
Slack : 1.024
TNS   : 0.000

Type  : Hold 'clk_div32'
Slack : 1.024
TNS   : 0.000

Type  : Hold 'clk_div2'
Slack : 1.024
TNS   : 0.000

Type  : Hold 'clk_div64'
Slack : 1.035
TNS   : 0.000

Type  : Hold 'clk_div16'
Slack : 1.035
TNS   : 0.000

Type  : Hold 'clk_div4'
Slack : 1.035
TNS   : 0.000

Type  : Hold 'CLKin'
Slack : 1.035
TNS   : 0.000

Type  : Hold 'clk_div8'
Slack : 1.185
TNS   : 0.000

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