dds_vhdl.tan.rpt

来自「rom地址宽度8位」· RPT 代码 · 共 288 行 · 第 1/5 页

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; Device Name                                           ; EPF10K10TC144-4    ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                         ; Off                ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; key             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLK'                                                                                                                                                                                                                                                                             ;
+-----------------------------------------+-----------------------------------------------------+--------------------+---------------------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From               ; To                                                            ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------+---------------------------------------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 59.88 MHz ( period = 16.700 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[31]                                            ; CLK        ; CLK      ; None                        ; None                      ; 13.100 ns               ;
; N/A                                     ; 60.98 MHz ( period = 16.400 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[30]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.800 ns               ;
; N/A                                     ; 60.98 MHz ( period = 16.400 ns )                    ; REG30B:u2|DOUT[17] ; REG30B:u2|DOUT[31]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.800 ns               ;
; N/A                                     ; 62.11 MHz ( period = 16.100 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[29]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.500 ns               ;
; N/A                                     ; 62.11 MHz ( period = 16.100 ns )                    ; REG30B:u2|DOUT[17] ; REG30B:u2|DOUT[30]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.500 ns               ;
; N/A                                     ; 62.11 MHz ( period = 16.100 ns )                    ; REG30B:u2|DOUT[18] ; REG30B:u2|DOUT[31]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.500 ns               ;
; N/A                                     ; 62.89 MHz ( period = 15.900 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[27]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.300 ns               ;
; N/A                                     ; 62.89 MHz ( period = 15.900 ns )                    ; REG30B:u2|DOUT[19] ; REG30B:u2|DOUT[31]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.300 ns               ;
; N/A                                     ; 63.29 MHz ( period = 15.800 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[28]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.200 ns               ;
; N/A                                     ; 63.29 MHz ( period = 15.800 ns )                    ; REG30B:u2|DOUT[17] ; REG30B:u2|DOUT[29]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.200 ns               ;
; N/A                                     ; 63.29 MHz ( period = 15.800 ns )                    ; REG30B:u2|DOUT[18] ; REG30B:u2|DOUT[30]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.200 ns               ;
; N/A                                     ; 64.10 MHz ( period = 15.600 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[26]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.000 ns               ;
; N/A                                     ; 64.10 MHz ( period = 15.600 ns )                    ; REG30B:u2|DOUT[17] ; REG30B:u2|DOUT[27]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.000 ns               ;
; N/A                                     ; 64.10 MHz ( period = 15.600 ns )                    ; REG30B:u2|DOUT[19] ; REG30B:u2|DOUT[30]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.000 ns               ;
; N/A                                     ; 64.10 MHz ( period = 15.600 ns )                    ; REG30B:u2|DOUT[21] ; REG30B:u2|DOUT[31]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.000 ns               ;
; N/A                                     ; 64.10 MHz ( period = 15.600 ns )                    ; REG30B:u2|DOUT[20] ; REG30B:u2|DOUT[31]                                            ; CLK        ; CLK      ; None                        ; None                      ; 12.000 ns               ;
; N/A                                     ; 64.52 MHz ( period = 15.500 ns )                    ; REG30B:u2|DOUT[17] ; REG30B:u2|DOUT[28]                                            ; CLK        ; CLK      ; None                        ; None                      ; 11.900 ns               ;
; N/A                                     ; 64.52 MHz ( period = 15.500 ns )                    ; REG30B:u2|DOUT[18] ; REG30B:u2|DOUT[29]                                            ; CLK        ; CLK      ; None                        ; None                      ; 11.900 ns               ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                    ; REG30B:u2|DOUT[16] ; REG30B:u2|DOUT[25]                                            ; CLK        ; CLK      ; None                        ; None                      ; 11.700 ns               ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                    ; REG30B:u2|DOUT[17] ; REG30B:u2|DOUT[26]                                            ; CLK        ; CLK      ; None                        ; None                      ; 11.700 ns               ;
; N/A                                     ; 65.36 MHz ( period = 15.300 ns )                    ; REG30B:u2|DOUT[18] ; REG30B:u2|DOUT[27]                                            ; CLK        ; CLK      ; None                        ; None                      ; 11.700 ns               ;