📄 dds_vhdl.fit.rpt
字号:
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 2 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 1 ;
+--------------------+------------------------+
+-------------------------------------------------------------------------------+
; Embedded Cells ;
+--------+-------------------------------------------------------+------+-------+
; Cell # ; Name ; Mode ; Turbo ;
+--------+-------------------------------------------------------+------+-------+
; EC7_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[0] ; RAM ; Off ;
; EC6_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[1] ; RAM ; Off ;
; EC5_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[2] ; RAM ; Off ;
; EC8_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[3] ; RAM ; Off ;
; EC3_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[4] ; RAM ; Off ;
; EC2_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[5] ; RAM ; Off ;
; EC4_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[6] ; RAM ; Off ;
; EC1_C ; SIN_ROM:u3|lpm_rom:lpm_rom_component|altrom:srom|q[7] ; RAM ; Off ;
; EC5_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[0] ; RAM ; Off ;
; EC8_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[1] ; RAM ; Off ;
; EC7_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[2] ; RAM ; Off ;
; EC2_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[3] ; RAM ; Off ;
; EC6_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[4] ; RAM ; Off ;
; EC3_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[5] ; RAM ; Off ;
; EC1_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[6] ; RAM ; Off ;
; EC4_B ; SIN_ROM:u6|lpm_rom:lpm_rom_component|altrom:srom|q[7] ; RAM ; Off ;
+--------+-------------------------------------------------------+------+-------+
+---------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+-----------------------------------------------------------------------------+---------+
; REG30B:u2|DOUT[24]~68 ; 10 ;
; REG30B:u2|DOUT[25]~69 ; 10 ;
; REG30B:u2|DOUT[26]~70 ; 10 ;
; REG30B:u2|DOUT[27]~71 ; 10 ;
; REG30B:u2|DOUT[28]~72 ; 10 ;
; REG30B:u2|DOUT[29]~73 ; 10 ;
; REG30B:u2|DOUT[31]~75 ; 10 ;
; REG30B:u2|DOUT[30]~74 ; 10 ;
; REG8B:u5|DOUT[0]~8 ; 8 ;
; REG8B:u5|DOUT[5]~13 ; 8 ;
; REG8B:u5|DOUT[6]~14 ; 8 ;
; REG8B:u5|DOUT[7]~15 ; 8 ;
; REG8B:u5|DOUT[2]~10 ; 8 ;
; REG8B:u5|DOUT[4]~12 ; 8 ;
; REG8B:u5|DOUT[3]~11 ; 8 ;
; clear ; 8 ;
; key ; 8 ;
; REG8B:u5|DOUT[1]~9 ; 8 ;
; ADDER8B:u4|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1] ; 2 ;
; ADDER8B:u4|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[5] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[14] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[4] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[6] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[7] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[6] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[11] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[13] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[12] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[10] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[1] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[9] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[8] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[3] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[5] ; 2 ;
; ADDER30B:u1|lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[2] ; 2 ;
; lpm_add_sub:Add0|addcore:adder|a_csnbuffer:result_node|cout[0] ; 2 ;
; F30B[16]~68 ; 2 ;
; mode ; 2 ;
; F30B[17]~67 ; 2 ;
; F30B[21]~63 ; 2 ;
; F30B[19]~65 ; 2 ;
; F30B[18]~66 ; 2 ;
; F30B[20]~64 ; 2 ;
; F30B[23]~61 ; 2 ;
+-----------------------------------------------------------------------------+---------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 36 ;
; 1 ; 23 ;
; 2 ; 6 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 4 ;
+--------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 36 ;
; 1 ; 22 ;
; 2 ; 5 ;
; 3 ; 2 ;
; 4 ; 2 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 2 ;
; 9 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 2 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+--------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 2 / 96 ( 2 % ) ; 0 / 48 ( 0 % ) ; 18 / 48 ( 38 % ) ;
; B ; 30 / 96 ( 31 % ) ; 6 / 48 ( 13 % ) ; 21 / 48 ( 44 % ) ;
; C ; 13 / 96 ( 14 % ) ; 11 / 48 ( 23 % ) ; 3 / 48 ( 6 % ) ;
; Total ; 45 / 288 ( 16 % ) ; 17 / 144 ( 12 % ) ; 42 / 144 ( 29 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 2 / 24 ( 8 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 2 / 24 ( 8 % ) ;
; 6 ; 1 / 24 ( 4 % ) ;
; 7 ; 1 / 24 ( 4 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 1 / 24 ( 4 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 2 / 24 ( 8 % ) ;
; 14 ; 5 / 24 ( 21 % ) ;
; 15 ; 2 / 24 ( 8 % ) ;
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