clock.v

来自「RS编码的verilog源代码」· Verilog 代码 · 共 11 行

11 行


//
module Clock(clk57,clk19,clk31);
input clk57;
output clk19,clk31;

pll      p31_57(0,clk57,clk31);
divide3  divideb(clk57, 1, clk19);

endmodule

clock.v - 源码说明

本页面展示了「RS编码的verilog源代码」中的 clock.v 源码文件，采用 Verilog 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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