锁存器.v

来自「计数器 锁存器 12位寄存器 带load」· Verilog 代码 · 共 16 行

// Latch Inference
// download from: http://www.fpga.com.cn 

module latchinf(enable, data, q);

    input enable, data;
    output q;
    reg q;

    always @(enable or data)
	if (enable)
		q <= data;

endmodule