or_nand.v

来自「Vlerilog HDL高级数字设计源码」· Verilog 代码 · 共 8 行

8 行

module or_nand (y, enable, x1, x2, x3, x4);
  output y;
  input 	enable, x1, x2, x3, x4;

  assign y = ~(enable & (x1 | x2) & (x3 | x4));
endmodule

or_nand.v - 源码说明

本页面展示了「Vlerilog HDL高级数字设计源码」中的 or_nand.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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