clock_gen.v

来自「Vlerilog HDL高级数字设计源码」· Verilog 代码 · 共 11 行

module Clock_Gen (clock);
output clock;
 reg clock;
parameter delay = 0;
parameter half_cycle = 5;
initial begin
#delay clock = 0;
forever #half_cycle clock = ~clock;
end
endmodule