aoi_5_ca2.v

来自「Vlerilog HDL高级数字设计源码」· Verilog 代码 · 共 11 行

V
11 行
字号 
module AOI_5 _CA2 (y_out, x_in1, x_in2, x_in3, x_in4, x_in5, enable);
  // md ciletti
  input 	x_in1, x_in2, x_in3, x_in4, x_in5, enable;
  output	y_out;

  wire y_out = enable ? ~((x_in1 & x_in2) | (x_in3 & x_in4 & x_in5)): 1'bz;
	 
endmodule

aoi_5_ca2.v - 源码说明

本页面展示了「Vlerilog HDL高级数字设计源码」中的 aoi_5_ca2.v 源码文件，采用 Verilog 编程语言编写，共 11 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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