📄 wave.fit.rpt
字号:
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; |generator_accB:inst4| ; 48 (48) ; 24 ; 0 ; 0 ; 0 ; 24 (24) ; 1 (1) ; 23 (23) ; 22 (22) ; |WAVE|generator_accB:inst4 ;
; |generator_reg81:inst7| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 (0) ; 10 (10) ; 0 (0) ; 0 (0) ; |WAVE|generator_reg81:inst7 ;
+-------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------+
; Delay Chain Summary ;
+----------+----------+---------------+---------------+-----------------------+-----+
; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+----------+----------+---------------+---------------+-----------------------+-----+
; P2[4] ; Input ; OFF ; OFF ; -- ; -- ;
; P2[3] ; Input ; OFF ; OFF ; -- ; -- ;
; P2[2] ; Input ; OFF ; OFF ; -- ; -- ;
; P2[1] ; Input ; OFF ; OFF ; -- ; -- ;
; P2[0] ; Input ; OFF ; OFF ; -- ; -- ;
; CLK ; Input ; OFF ; OFF ; -- ; -- ;
; INTN ; Input ; ON ; ON ; -- ; -- ;
; CS ; Input ; OFF ; ON ; -- ; -- ;
; WR ; Input ; OFF ; ON ; -- ; -- ;
; ALE ; Input ; ON ; ON ; -- ; -- ;
; RD ; Input ; ON ; ON ; -- ; -- ;
; CLK2 ; Input ; ON ; ON ; -- ; -- ;
; ADIN[1] ; Input ; ON ; ON ; -- ; -- ;
; ADIN[7] ; Input ; ON ; ON ; -- ; -- ;
; ADIN[0] ; Input ; ON ; ON ; -- ; -- ;
; ADIN[5] ; Input ; OFF ; ON ; -- ; -- ;
; ADIN[3] ; Input ; ON ; ON ; -- ; -- ;
; ADIN[4] ; Input ; ON ; ON ; -- ; -- ;
; ADIN[6] ; Input ; ON ; ON ; -- ; -- ;
; ADIN[2] ; Input ; ON ; ON ; -- ; -- ;
; RDAD ; Output ; -- ; -- ; -- ; -- ;
; CSAD ; Output ; -- ; -- ; -- ; -- ;
; A1 ; Output ; -- ; -- ; -- ; -- ;
; A0 ; Output ; -- ; -- ; -- ; -- ;
; A ; Output ; -- ; -- ; -- ; -- ;
; DACLK ; Output ; -- ; -- ; -- ; -- ;
; DACS ; Output ; -- ; -- ; -- ; -- ;
; DAEN ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[9] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[8] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[7] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[6] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[5] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[4] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[3] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[2] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[1] ; Output ; -- ; -- ; -- ; -- ;
; DAOUT[0] ; Output ; -- ; -- ; -- ; -- ;
; P0[7] ; Bidir ; ON ; ON ; -- ; -- ;
; P0[6] ; Bidir ; OFF ; ON ; -- ; -- ;
; P0[5] ; Bidir ; OFF ; ON ; -- ; -- ;
; P0[4] ; Bidir ; ON ; ON ; -- ; -- ;
; P0[3] ; Bidir ; ON ; ON ; -- ; -- ;
; P0[2] ; Bidir ; ON ; ON ; -- ; -- ;
; P0[1] ; Bidir ; ON ; ON ; -- ; -- ;
; P0[0] ; Bidir ; OFF ; ON ; -- ; -- ;
+----------+----------+---------------+---------------+-----------------------+-----+
+------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout ;
+------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+------------------------------------------------------------------------------------------+-------------------+---------+
; P2[4] ; ; ;
; P2[3] ; ; ;
; P2[2] ; ; ;
; P2[1] ; ; ;
; P2[0] ; ; ;
; CLK ; ; ;
; INTN ; ; ;
; - MAX114:inst11|cnt[0] ; 0 ; ON ;
; - MAX114:inst11|cnt[1] ; 0 ; ON ;
; CS ; ; ;
; - BUS_1:inst5|process2~0 ; 1 ; ON ;
; - BUS_1:inst5|process1~0 ; 1 ; ON ;
; WR ; ; ;
; - BUS_1:inst5|process2~0 ; 1 ; ON ;
; ALE ; ; ;
; - BUS_1:inst5|altsyncram:reduce_or_rtl_1|altsyncram_7vi:auto_generated|ram_block1a2 ; 0 ; ON ;
; - BUS_1:inst5|LATCH_ADDRES[5] ; 0 ; ON ;
; - BUS_1:inst5|LATCH_ADDRES[4] ; 0 ; ON ;
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; - BUS_1:inst5|LATCH_ADDRES[6] ; 0 ; ON ;
; - BUS_1:inst5|LATCH_ADDRES[0] ; 0 ; ON ;
; - BUS_1:inst5|LATCH_ADDRES[1] ; 0 ; ON ;
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; - BUS_1:inst5|LATCH_ADDRES[3] ; 0 ; ON ;
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