scanwave.hier_info

数字示波器的FPGA实现 VHDL编写 Quartus7.1测试通过

|SCANWAVE
RDAD <= MAX114:inst11.RDAD
CLK => MAX114:inst11.CLK
CLK => BUS_1:inst5.CLK
CLK => AD_SRAM:inst19.CLK
CLK => CONV_SINGLE:inst22.CLK
CLK => dram:inst.wrclock
CLK => dram:inst.rdclock
CLK => FREDEVIDER8:inst8.CLKIN
CLK => FREDEVIDER10:inst18.CLKIN
CLK => AD_SRAM:inst20.CLK
CLK => dram:inst14.wrclock
CLK => dram:inst14.rdclock
INTN => MAX114:inst11.INTN
ADIN[0] => MAX114:inst11.ADIN[0]
ADIN[1] => MAX114:inst11.ADIN[1]
ADIN[2] => MAX114:inst11.ADIN[2]
ADIN[3] => MAX114:inst11.ADIN[3]
ADIN[4] => MAX114:inst11.ADIN[4]
ADIN[5] => MAX114:inst11.ADIN[5]
ADIN[6] => MAX114:inst11.ADIN[6]
ADIN[7] => MAX114:inst11.ADIN[7]
CSAD <= MAX114:inst11.CSAD
A1 <= MAX114:inst11.A1
A0 <= MAX114:inst11.A0
CSDA2 <= <GND>
XFER <= <GND>
CSDA1 <= <GND>
WRDA <= <GND>
A <= MAX114:inst11.A
DAXOUT[0] <= GENERATOR_REG81:79.Q1[0]
DAXOUT[1] <= GENERATOR_REG81:79.Q1[1]
DAXOUT[2] <= GENERATOR_REG81:79.Q1[2]
DAXOUT[3] <= GENERATOR_REG81:79.Q1[3]
DAXOUT[4] <= GENERATOR_REG81:79.Q1[4]
DAXOUT[5] <= GENERATOR_REG81:79.Q1[5]
DAXOUT[6] <= GENERATOR_REG81:79.Q1[6]
DAXOUT[7] <= GENERATOR_REG81:79.Q1[7]
ALE => BUS_1:inst5.ALE
RD => BUS_1:inst5.RD
WR => BUS_1:inst5.WR
CS => BUS_1:inst5.CS
P0[0] <= bustri:inst1.tridata[0]
P0[1] <= bustri:inst1.tridata[1]
P0[2] <= bustri:inst1.tridata[2]
P0[3] <= bustri:inst1.tridata[3]
P0[4] <= bustri:inst1.tridata[4]
P0[5] <= bustri:inst1.tridata[5]
P0[6] <= bustri:inst1.tridata[6]
P0[7] <= bustri:inst1.tridata[7]
P2[0] => BUS_1:inst5.P2[0]
P2[1] => BUS_1:inst5.P2[1]
P2[2] => BUS_1:inst5.P2[2]
P2[3] => BUS_1:inst5.P2[3]
P2[4] => BUS_1:inst5.P2[4]
CLK2 => FREQ_COUNT:inst6.CLK2
DAYOUT[0] <= MUX2_3:inst3.Q[0]
DAYOUT[1] <= MUX2_3:inst3.Q[1]
DAYOUT[2] <= MUX2_3:inst3.Q[2]
DAYOUT[3] <= MUX2_3:inst3.Q[3]
DAYOUT[4] <= MUX2_3:inst3.Q[4]
DAYOUT[5] <= MUX2_3:inst3.Q[5]
DAYOUT[6] <= MUX2_3:inst3.Q[6]
DAYOUT[7] <= MUX2_3:inst3.Q[7]


|SCANWAVE|MAX114:inst11
ADIN[0] => Mux21.IN0
ADIN[0] => Mux13.IN0
ADIN[1] => Mux20.IN0
ADIN[1] => Mux12.IN0
ADIN[2] => Mux19.IN0
ADIN[2] => Mux11.IN0
ADIN[3] => Mux18.IN0
ADIN[3] => Mux10.IN0
ADIN[4] => Mux17.IN0
ADIN[4] => Mux9.IN0
ADIN[5] => Mux16.IN0
ADIN[5] => Mux8.IN0
ADIN[6] => Mux15.IN0
ADIN[6] => Mux7.IN0
ADIN[7] => Mux14.IN0
ADIN[7] => Mux6.IN0
CLK => RD.CLK
CLK => cnt[3].CLK
CLK => cnt[2].CLK
CLK => cnt[1].CLK
CLK => cnt[0].CLK
CLK => B.CLK
CLK => ADOUT_B[7]~reg0.CLK
CLK => ADOUT_B[6]~reg0.CLK
CLK => ADOUT_B[5]~reg0.CLK
CLK => ADOUT_B[4]~reg0.CLK
CLK => ADOUT_B[3]~reg0.CLK
CLK => ADOUT_B[2]~reg0.CLK
CLK => ADOUT_B[1]~reg0.CLK
CLK => ADOUT_B[0]~reg0.CLK
CLK => ADOUT_A[7]~reg0.CLK
CLK => ADOUT_A[6]~reg0.CLK
CLK => ADOUT_A[5]~reg0.CLK
CLK => ADOUT_A[4]~reg0.CLK
CLK => ADOUT_A[3]~reg0.CLK
CLK => ADOUT_A[2]~reg0.CLK
CLK => ADOUT_A[1]~reg0.CLK
CLK => ADOUT_A[0]~reg0.CLK
INTN => cnt~9.OUTPUTSELECT
INTN => cnt~8.OUTPUTSELECT
INTN => cnt~7.OUTPUTSELECT
INTN => cnt~6.OUTPUTSELECT
INTN => cnt~1.OUTPUTSELECT
INTN => cnt~0.OUTPUTSELECT
INTN => cnt~5.OUTPUTSELECT
INTN => cnt~4.OUTPUTSELECT
INTN => cnt~3.OUTPUTSELECT
INTN => cnt~2.OUTPUTSELECT
RDAD <= RD.DB_MAX_OUTPUT_PORT_TYPE
CSAD <= RD.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[0] <= ADOUT_A[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[1] <= ADOUT_A[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[2] <= ADOUT_A[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[3] <= ADOUT_A[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[4] <= ADOUT_A[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[5] <= ADOUT_A[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[6] <= ADOUT_A[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_A[7] <= ADOUT_A[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[0] <= ADOUT_B[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[1] <= ADOUT_B[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[2] <= ADOUT_B[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[3] <= ADOUT_B[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[4] <= ADOUT_B[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[5] <= ADOUT_B[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[6] <= ADOUT_B[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
ADOUT_B[7] <= ADOUT_B[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
A0 <= <GND>
A1 <= <GND>
A <= B.DB_MAX_OUTPUT_PORT_TYPE


|SCANWAVE|generator_reg81:79
CLR => TEMP_Q_1[7].ACLR
CLR => TEMP_Q_1[6].ACLR
CLR => TEMP_Q_1[5].ACLR
CLR => TEMP_Q_1[4].ACLR
CLR => TEMP_Q_1[3].ACLR
CLR => TEMP_Q_1[2].ACLR
CLR => TEMP_Q_1[1].ACLR
CLR => TEMP_Q_1[0].ACLR
CLKK => TEMP_Q_1[7].CLK
CLKK => TEMP_Q_1[6].CLK
CLKK => TEMP_Q_1[5].CLK
CLKK => TEMP_Q_1[4].CLK
CLKK => TEMP_Q_1[3].CLK
CLKK => TEMP_Q_1[2].CLK
CLKK => TEMP_Q_1[1].CLK
CLKK => TEMP_Q_1[0].CLK
DATA[0] => TEMP_Q_1[0].DATAIN
DATA[1] => TEMP_Q_1[1].DATAIN
DATA[2] => TEMP_Q_1[2].DATAIN
DATA[3] => TEMP_Q_1[3].DATAIN
DATA[4] => TEMP_Q_1[4].DATAIN
DATA[5] => TEMP_Q_1[5].DATAIN
DATA[6] => TEMP_Q_1[6].DATAIN
DATA[7] => TEMP_Q_1[7].DATAIN
Q1[0] <= TEMP_Q_1[0].DB_MAX_OUTPUT_PORT_TYPE
Q1[1] <= TEMP_Q_1[1].DB_MAX_OUTPUT_PORT_TYPE
Q1[2] <= TEMP_Q_1[2].DB_MAX_OUTPUT_PORT_TYPE
Q1[3] <= TEMP_Q_1[3].DB_MAX_OUTPUT_PORT_TYPE
Q1[4] <= TEMP_Q_1[4].DB_MAX_OUTPUT_PORT_TYPE
Q1[5] <= TEMP_Q_1[5].DB_MAX_OUTPUT_PORT_TYPE
Q1[6] <= TEMP_Q_1[6].DB_MAX_OUTPUT_PORT_TYPE
Q1[7] <= TEMP_Q_1[7].DB_MAX_OUTPUT_PORT_TYPE


|SCANWAVE|BUS_1:inst5
P0I[0] => LATCH_ADDRES[0].DATAIN
P0I[0] => Mux53.IN1
P0I[0] => Mux45.IN1
P0I[0] => Mux37.IN1
P0I[0] => Mux29.IN1
P0I[0] => Mux28.IN1
P0I[0] => Mux20.IN1
P0I[0] => Mux19.IN1
P0I[0] => Mux11.IN1
P0I[0] => Mux3.IN1
P0I[0] => Mux1.IN1
P0I[1] => LATCH_ADDRES[1].DATAIN
P0I[1] => Mux52.IN1
P0I[1] => Mux44.IN1
P0I[1] => Mux36.IN1
P0I[1] => Mux27.IN1
P0I[1] => Mux18.IN1
P0I[1] => Mux10.IN1
P0I[1] => Mux0.IN1
P0I[2] => LATCH_ADDRES[2].DATAIN
P0I[2] => Mux51.IN1
P0I[2] => Mux43.IN1
P0I[2] => Mux35.IN1
P0I[2] => Mux26.IN1
P0I[2] => Mux17.IN1
P0I[2] => Mux9.IN1
P0I[3] => LATCH_ADDRES[3].DATAIN
P0I[3] => Mux50.IN1
P0I[3] => Mux42.IN1
P0I[3] => Mux34.IN1
P0I[3] => Mux25.IN1
P0I[3] => Mux16.IN1
P0I[3] => Mux8.IN1
P0I[4] => LATCH_ADDRES[4].DATAIN
P0I[4] => Mux49.IN1
P0I[4] => Mux41.IN1
P0I[4] => Mux33.IN1
P0I[4] => Mux24.IN1
P0I[4] => Mux15.IN1
P0I[4] => Mux7.IN1
P0I[5] => LATCH_ADDRES[5].DATAIN
P0I[5] => Mux48.IN1
P0I[5] => Mux40.IN1
P0I[5] => Mux32.IN1
P0I[5] => Mux23.IN1
P0I[5] => Mux14.IN1
P0I[5] => Mux6.IN1
P0I[6] => LATCH_ADDRES[6].DATAIN
P0I[6] => Mux47.IN1
P0I[6] => Mux39.IN1
P0I[6] => Mux31.IN1
P0I[6] => Mux22.IN1
P0I[6] => Mux13.IN1
P0I[6] => Mux5.IN1
P0I[7] => LATCH_ADDRES[7].DATAIN
P0I[7] => Mux46.IN1
P0I[7] => Mux38.IN1
P0I[7] => Mux30.IN1
P0I[7] => Mux21.IN1
P0I[7] => Mux12.IN1
P0I[7] => Mux4.IN1
P0T[0] <= P0_OUT[0].DB_MAX_OUTPUT_PORT_TYPE
P0T[1] <= P0_OUT[1].DB_MAX_OUTPUT_PORT_TYPE
P0T[2] <= P0_OUT[2].DB_MAX_OUTPUT_PORT_TYPE
P0T[3] <= P0_OUT[3].DB_MAX_OUTPUT_PORT_TYPE
P0T[4] <= P0_OUT[4].DB_MAX_OUTPUT_PORT_TYPE
P0T[5] <= P0_OUT[5].DB_MAX_OUTPUT_PORT_TYPE
P0T[6] <= P0_OUT[6].DB_MAX_OUTPUT_PORT_TYPE
P0T[7] <= P0_OUT[7].DB_MAX_OUTPUT_PORT_TYPE
ALE => LATCH_ADDRES[7].CLK
ALE => LATCH_ADDRES[6].CLK
ALE => LATCH_ADDRES[5].CLK
ALE => LATCH_ADDRES[4].CLK
ALE => LATCH_ADDRES[3].CLK
ALE => LATCH_ADDRES[2].CLK
ALE => LATCH_ADDRES[1].CLK
ALE => LATCH_ADDRES[0].CLK
RD => process1~0.IN1
WR => process2~0.IN1
CLK => P0_OUT[7].CLK
CLK => P0_OUT[6].CLK
CLK => P0_OUT[5].CLK
CLK => P0_OUT[4].CLK
CLK => P0_OUT[3].CLK
CLK => P0_OUT[2].CLK
CLK => P0_OUT[1].CLK
CLK => P0_OUT[0].CLK
CLK => GX~reg0.CLK
CLK => RAMTMP0[1].CLK
CLK => RAMTMP0[0].CLK
CLK => TMP.CLK
CLK => RAMTMP1[0].CLK
CLK => RAMTMP2[7].CLK
CLK => RAMTMP2[6].CLK
CLK => RAMTMP2[5].CLK
CLK => RAMTMP2[4].CLK
CLK => RAMTMP2[3].CLK
CLK => RAMTMP2[2].CLK
CLK => RAMTMP2[1].CLK
CLK => RAMTMP2[0].CLK
CLK => RAMTMP5[7].CLK
CLK => RAMTMP5[6].CLK
CLK => RAMTMP5[5].CLK
CLK => RAMTMP5[4].CLK
CLK => RAMTMP5[3].CLK
CLK => RAMTMP5[2].CLK
CLK => RAMTMP5[1].CLK
CLK => RAMTMP5[0].CLK
CLK => RAMTMP6[0].CLK
CLK => RAMTMP7[7].CLK
CLK => RAMTMP7[6].CLK
CLK => RAMTMP7[5].CLK
CLK => RAMTMP7[4].CLK
CLK => RAMTMP7[3].CLK
CLK => RAMTMP7[2].CLK
CLK => RAMTMP7[1].CLK
CLK => RAMTMP7[0].CLK
CLK => RAMTMP8[0].CLK
CLK => RAMTMP9[7].CLK
CLK => RAMTMP9[6].CLK
CLK => RAMTMP9[5].CLK
CLK => RAMTMP9[4].CLK
CLK => RAMTMP9[3].CLK
CLK => RAMTMP9[2].CLK
CLK => RAMTMP9[1].CLK
CLK => RAMTMP9[0].CLK
CLK => RAMTMP10[7].CLK
CLK => RAMTMP10[6].CLK
CLK => RAMTMP10[5].CLK
CLK => RAMTMP10[4].CLK
CLK => RAMTMP10[3].CLK
CLK => RAMTMP10[2].CLK
CLK => RAMTMP10[1].CLK
CLK => RAMTMP10[0].CLK
CLK => RAMTMP11[7].CLK
CLK => RAMTMP11[6].CLK
CLK => RAMTMP11[5].CLK
CLK => RAMTMP11[4].CLK
CLK => RAMTMP11[3].CLK
CLK => RAMTMP11[2].CLK
CLK => RAMTMP11[1].CLK
CLK => RAMTMP11[0].CLK
GX <= GX~reg0.DB_MAX_OUTPUT_PORT_TYPE
CLR <= TMP.DB_MAX_OUTPUT_PORT_TYPE
SINGLE <= RAMTMP6[0].DB_MAX_OUTPUT_PORT_TYPE
LOCKS <= RAMTMP8[0].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[0] <= RAMTMP7[0].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[1] <= RAMTMP7[1].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[2] <= RAMTMP7[2].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[3] <= RAMTMP7[3].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[4] <= RAMTMP7[4].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[5] <= RAMTMP7[5].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[6] <= RAMTMP7[6].DB_MAX_OUTPUT_PORT_TYPE
TRIGV[7] <= RAMTMP7[7].DB_MAX_OUTPUT_PORT_TYPE
POSX[0] <= <GND>
POSX[1] <= <GND>
POSX[2] <= <GND>
POSX[3] <= RAMTMP11[0].DB_MAX_OUTPUT_PORT_TYPE
POSX[4] <= RAMTMP11[1].DB_MAX_OUTPUT_PORT_TYPE
POSX[5] <= RAMTMP11[2].DB_MAX_OUTPUT_PORT_TYPE
POSX[6] <= RAMTMP11[3].DB_MAX_OUTPUT_PORT_TYPE
POSX[7] <= RAMTMP11[4].DB_MAX_OUTPUT_PORT_TYPE
POSX[8] <= RAMTMP11[5].DB_MAX_OUTPUT_PORT_TYPE
POSX[9] <= RAMTMP11[6].DB_MAX_OUTPUT_PORT_TYPE
POSX[10] <= RAMTMP11[7].DB_MAX_OUTPUT_PORT_TYPE
FDATA[0] <= RAMTMP10[0].DB_MAX_OUTPUT_PORT_TYPE
FDATA[1] <= RAMTMP10[1].DB_MAX_OUTPUT_PORT_TYPE
FDATA[2] <= RAMTMP10[2].DB_MAX_OUTPUT_PORT_TYPE
FDATA[3] <= RAMTMP10[3].DB_MAX_OUTPUT_PORT_TYPE
FDATA[4] <= RAMTMP10[4].DB_MAX_OUTPUT_PORT_TYPE
FDATA[5] <= RAMTMP10[5].DB_MAX_OUTPUT_PORT_TYPE
FDATA[6] <= RAMTMP10[6].DB_MAX_OUTPUT_PORT_TYPE
FDATA[7] <= RAMTMP10[7].DB_MAX_OUTPUT_PORT_TYPE
FDATA[8] <= RAMTMP9[0].DB_MAX_OUTPUT_PORT_TYPE
FDATA[9] <= RAMTMP9[1].DB_MAX_OUTPUT_PORT_TYPE
FDATA[10] <= RAMTMP9[2].DB_MAX_OUTPUT_PORT_TYPE
FDATA[11] <= RAMTMP9[3].DB_MAX_OUTPUT_PORT_TYPE
FDATA[12] <= RAMTMP9[4].DB_MAX_OUTPUT_PORT_TYPE
FDATA[13] <= RAMTMP9[5].DB_MAX_OUTPUT_PORT_TYPE
FDATA[14] <= RAMTMP9[6].DB_MAX_OUTPUT_PORT_TYPE
FDATA[15] <= RAMTMP9[7].DB_MAX_OUTPUT_PORT_TYPE
FDATA[16] <= <GND>
FDATA[17] <= <GND>
FDATA[18] <= <GND>
FDATA[19] <= <GND>
FDATA[20] <= <GND>
FDATA[21] <= <GND>
POSY_A[0] <= RAMTMP2[0].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[1] <= RAMTMP2[1].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[2] <= RAMTMP2[2].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[3] <= RAMTMP2[3].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[4] <= RAMTMP2[4].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[5] <= RAMTMP2[5].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[6] <= RAMTMP2[6].DB_MAX_OUTPUT_PORT_TYPE
POSY_A[7] <= RAMTMP2[7].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[0] <= RAMTMP5[0].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[1] <= RAMTMP5[1].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[2] <= RAMTMP5[2].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[3] <= RAMTMP5[3].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[4] <= RAMTMP5[4].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[5] <= RAMTMP5[5].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[6] <= RAMTMP5[6].DB_MAX_OUTPUT_PORT_TYPE
POSY_B[7] <= RAMTMP5[7].DB_MAX_OUTPUT_PORT_TYPE
SEL_AB[0] <= RAMTMP0[0].DB_MAX_OUTPUT_PORT_TYPE
SEL_AB[1] <= RAMTMP0[1].DB_MAX_OUTPUT_PORT_TYPE
FREQ <= RAMTMP1[0].DB_MAX_OUTPUT_PORT_TYPE
P2[0] => ~NO_FANOUT~
P2[1] => ~NO_FANOUT~
P2[2] => ~NO_FANOUT~
P2[3] => ~NO_FANOUT~
P2[4] => ~NO_FANOUT~
CS => process2~0.IN0
CS => process1~0.IN0
QH[0] => P0_OUT~15.DATAB
QH[1] => P0_OUT~14.DATAB
QH[2] => P0_OUT~13.DATAB
QH[3] => P0_OUT~12.DATAB
QH[4] => P0_OUT~11.DATAB
QH[5] => P0_OUT~10.DATAB
QH[6] => P0_OUT~9.DATAB
QH[7] => P0_OUT~8.DATAB
QL[0] => P0_OUT~23.DATAB
QL[1] => P0_OUT~22.DATAB
QL[2] => P0_OUT~21.DATAB