📄 clock.fit.rpt
字号:
; Carry Chains ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 12 ;
+--------------------+------------------------+
+----------------+
; Cascade Chains ;
+--------+-------+
; Length ; Count ;
+--------+-------+
; 2 ; 11 ;
+--------+-------+
+-----------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------------------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+-------------------------------------------------------------------------------------------+---------+
; cnt[0]~3 ; 27 ;
; trs38:U1|sday~89 ; 25 ;
; trs38:U1|c[0]~46 ; 19 ;
; trs38:U1|c[1]~44 ; 18 ;
; co1~1422 ; 16 ;
; co1~1420 ; 16 ;
; co3~729 ; 16 ;
; co1~1421 ; 16 ;
; trs38:U1|c[2]~45 ; 15 ;
; process2~81 ; 12 ;
; time:U3|clkc7~0 ; 12 ;
; date ; 11 ;
; time:U3|dy:U4|s1[0]~821 ; 10 ;
; second:U2|cnt100:u1|c~17 ; 9 ;
; time:U3|mn:u5|s3[0]~71 ; 9 ;
; time:U3|clkc3~0 ; 9 ;
; time:U3|clkc5~0 ; 9 ;
; time:U3|clkc1~0 ; 9 ;
; second:U2|cnt60:u2|c~8 ; 8 ;
; process2~82 ; 8 ;
; scmin~10 ; 8 ;
; time:U3|mn:u5|s3[1]~72 ; 8 ;
; schour~9 ; 8 ;
; time:U3|mn:u5|s1[0]~124 ; 8 ;
; time:U3|cnt60co:u1|s1[0]~65 ; 7 ;
; time:U3|mn:u5|process0~73 ; 7 ;
; time:U3|mn:u5|s3[2]~73 ; 7 ;
; time:U3|dy:U4|s1[3]~824 ; 7 ;
; time:U3|mn:u5|s1[1]~125 ; 7 ;
; clo ; 6 ;
; time:U3|cnt60co:u1|s2[0]~84 ; 6 ;
; second:U2|cnt100:u1|s1[0]~77 ; 6 ;
; time:U3|dy:U4|process0~213 ; 6 ;
; time:U3|dy:U4|Equal~242 ; 6 ;
; time:U3|cnt60co:u2|s1[0]~65 ; 6 ;
; time:U3|cnt60co:u1|s1[2]~67 ; 6 ;
; time:U3|dy:U4|process0~214 ; 6 ;
; time:U3|cnt60co:u1|s1[1]~66 ; 6 ;
; second:U2|cnt60o:u3|s1[0]~77 ; 6 ;
; time:U3|cnt24:u3|lpm_counter:s1_rtl_2|alt_counter_f10ke:wysi_counter|counter_cell[1]~COUT ; 6 ;
; second:U2|cnt60:u2|s1[0]~77 ; 6 ;
; nosy:U4|cnt60oo:U1|s1[0]~65 ; 6 ;
; time:U3|mn:u5|s3[3]~74 ; 6 ;
; time:U3|dy:U4|s1[2]~823 ; 6 ;
; time:U3|dy:U4|s1[1]~822 ; 6 ;
; time:U3|mn:u5|s1[2]~126 ; 6 ;
; time:U3|cnt60co:u2|s2[0]~84 ; 5 ;
; time:U3|cnt60co:u2|s1[2]~67 ; 5 ;
; time:U3|cnt60co:u2|s1[1]~66 ; 5 ;
; second:U2|cnt100:u1|s1[1]~78 ; 5 ;
+-------------------------------------------------------------------------------------------+---------+
+----------------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+-------------------+--------+--------------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+-------------------+--------+--------------+-----------------+---------------------------+----------+
; ced ; LC1_B3 ; Async. clear ; no ; yes ; -ve ;
+-------------------+--------+--------------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 30 ;
; 1 ; 5 ;
; 2 ; 2 ;
; 3 ; 1 ;
; 4 ; 1 ;
; 5 ; 2 ;
; 6 ; 2 ;
; 7 ; 4 ;
; 8 ; 25 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 35 ;
; 1 ; 3 ;
; 2 ; 3 ;
; 3 ; 7 ;
; 4 ; 3 ;
; 5 ; 7 ;
; 6 ; 8 ;
; 7 ; 5 ;
; 8 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 30 ;
; 1 ; 1 ;
; 2 ; 4 ;
; 3 ; 7 ;
; 4 ; 9 ;
; 5 ; 4 ;
; 6 ; 0 ;
; 7 ; 2 ;
; 8 ; 2 ;
; 9 ; 2 ;
; 10 ; 2 ;
; 11 ; 3 ;
; 12 ; 3 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 0 ;
; 16 ; 2 ;
+----------------------------+----------------+
+------------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+---------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
; A ; 35 / 96 ( 36 % ) ; 18 / 48 ( 38 % ) ; 0 / 48 ( 0 % ) ;
; B ; 57 / 96 ( 59 % ) ; 10 / 48 ( 21 % ) ; 11 / 48 ( 23 % ) ;
; C ; 29 / 96 ( 30 % ) ; 21 / 48 ( 44 % ) ; 2 / 48 ( 4 % ) ;
; Total ; 121 / 288 ( 42 % ) ; 49 / 144 ( 34 % ) ; 13 / 144 ( 9 % ) ;
+-------+---------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 1 / 24 ( 4 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 1 / 24 ( 4 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 1 / 24 ( 4 % ) ;
; 6 ; 1 / 24 ( 4 % ) ;
; 7 ; 3 / 24 ( 13 % ) ;
; 8 ; 2 / 24 ( 8 % ) ;
; 9 ; 2 / 24 ( 8 % ) ;
; 10 ; 4 / 24 ( 17 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 1 / 24 ( 4 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 2 / 24 ( 8 % ) ;
; 15 ; 1 / 24 ( 4 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
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