add_20b.v

来自「fpga功能实现有限字长响应FIR 用verilog编写」· Verilog 代码 · 共 16 行

module add_20b(a,b,out);
input[16:0] a;
input[18:0] b;
output[18:0] out;
wire c3,c7,c7_0,c7_1,c11_0,c11_1;
wire[7:0] a_g,b_g;
wire[12:0] result1;
wire[8:0] result2;
wire co1,co2;
assign a_g={a[16],a[16],a[16],a[16:12]};
assign b_g={b[18],b[18:12]};
add_12b add12(a[11:0],b[11:0],result1,co1);
add_8b add8_1(a_g,b_g,co1,result2,co2);
assign out[11:0]=result1[11:0];
assign out[18:12]=result2[6:0];
endmodule