csa4.v.bak

fpga功能实现有限字长响应FIR 用verilog编写

module CSA4(a,b,ci,out,co);
output[3:0] out;
output co;
input[3:0] a,b;
input ci;
wire c[3:0];
wire[3:0] p,g;
wire[3:0] out;

assign p[0]=a[0]|b[0];
assign p[1]=a[1]|b[1];
assign p[2]=a[2]|b[2];
assign p[3]=a[3]|b[3];
assign g[0]=a[0]&b[0];
assign g[1]=a[1]&b[1];
assign g[2]=a[2]&b[2];
assign g[3]=a[3]&b[3];

assign   c[0]=g[0]|(p[0]&ci);
assign   c[1]=g[1]|(p[1]&g[0])|(p[1]&p[0]&ci);
assign   c[2]=g[2]|(p[2]*g[1])|(p[2]&p[1]&g[0])|(p[2]&p[1]&p[0]&ci);
assign   c[3]=g[3]|(p[3]&g[2])|(p[3]&p[2]&g[1])|(p[3]&p[2]&p[1]&g[0])|(p[3]&p[2]&p[1]&p[0]&ci);
    
assign  out[0]=a[0]|b[1]|ci;
assign  out[1]=a[1]|b[1]|c[0];
assign  out[2]=a[2]|b[2]|c[1]; 
assign  out[3]=a[3]|b[3]|c[2];      
assign  co=c[3]; 

 
endmodule