csa4_tp.v.bak

fpga功能实现有限字长响应FIR 用verilog编写

`timescale 1ns/1ns
module CSA4_tp();
reg[3:0] a,b;
reg ci;
wire[3:0] out;
wire co;
CSA4  inst_cnt(a,b,ci,out,co);
initial 
 begin
      a=4'b1001;b=4'b0110;co=1;
#10   a=4'b1001;b=4'b1110;co=1;
#10   a=4'b0001;b=4'b0010;co=0;
#10   a=4'b0011;b=4'b0110;co=0;
#10  $stop;
end
endmodule