mux_h_tp.v

来自「fpga功能实现有限字长响应FIR 用verilog编写」· Verilog 代码 · 共 18 行

`timescale 1ns/1ns
module mux_h_tp();
reg[2:0] i;
wire[7:0] h;
mux_h inst_cnt(i,h);
initial
begin
    i=0;
#10 i=1;
#10 i=2;
#10 i=3;
#10 i=4;
#10 i=5;
#10 i=6;
#10 i=7;
#10 $stop;
end
endmodule