_primary.vhd

来自「fpga功能实现有限字长响应FIR 用verilog编写」· VHDL 代码 · 共 11 行

library verilog;
use verilog.vl_types.all;
entity half_add1 is
    port(
        a               : in     vl_logic;
        b               : in     vl_logic;
        sum             : out    vl_logic;
        cout            : out    vl_logic
    );
end half_add1;