add_8b_tp.v

fpga功能实现有限字长响应FIR 用verilog编写

`timescale 1ns/1ns
module add_8b_tp();
reg[7:0] a,b,ci;
wire[8:0] out;
add_8b  inst_cnt(a,b,ci,out,co);

initial 
 begin
      a=8'b10010001;b=8'b01100110;ci=0;
#10   a=8'b10010010;b=8'b11101101;
#10   a=8'b00011001;b=8'b00101010;ci=1;
#10   a=8'b00111100;b=8'b01100010;
#10  $stop;
end
endmodule