timer.map.summary

来自「利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。」· SUMMARY 代码 · 共 6 行

SUMMARY
6 行
字号 
Analysis & Synthesis Status : Failed - Wed Jun 15 00:05:19 2005
Quartus II Version : 6.0 Build 178 04/27/2006 SJ Full Version
Revision Name : timer
Top-level Entity Name : timer
Family : Stratix

timer.map.summary - 源码说明

本页面展示了「利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试」中的 timer.map.summary 源码文件，采用 SUMMARY 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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