t_aoi_5_ca1.v

来自「Verilog HDL 高级数字设计源码 _chapter5」· Verilog 代码 · 共 10 行

10 行

module AOI_5_CA1 (y_out, x_in1, x_in2, x_in3, x_in4, x_in5, enable);
  input 		x_in1, x_in2, x_in3, x_in4, x_in5, enable;
  output	y_out;

  assign y_out = enable ? ~((x_in1 & x_in2) | (x_in3 & x_in4 & x_in5)) : 1'bz;
	 
endmodule

t_aoi_5_ca1.v - 源码说明

本页面展示了「Verilog HDL 高级数字设计源码 _chapter5」中的 t_aoi_5_ca1.v 源码文件，采用 Verilog 编程语言编写，共 10 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

虫虫开发者社区收录了大量与VerilogHDL相关的技术资源，包括源代码、技术文档、电路图等，是电子工程师和嵌入式开发者的专业学习平台。

⌨️ 快捷键说明

复制代码Ctrl + C

搜索代码Ctrl + F

全屏模式F11

增大字号Ctrl + =

减小字号Ctrl + -

显示快捷键?