latch_rbar_ca.v

来自「Verilog HDL 高级数字设计源码 _chapter5」· Verilog 代码 · 共 8 行

8 行

module Latch_Rbar_CA (q_out, data_in, enable, reset);
  output 		q_out;
  input 		data_in, enable, reset;

  assign q_out = !reset ? 0 : enable ? data_in : q_out;
endmodule

latch_rbar_ca.v - 源码说明

本页面展示了「Verilog HDL 高级数字设计源码 _chapter5」中的 latch_rbar_ca.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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