majority_4b.v

来自「Verilog HDL 高级数字设计源码 _chapter5」· Verilog 代码 · 共 15 行

15 行

module Majority_4b (Y, A, B, C, D);
  input 	A, B, C, D;
  output	Y;
  reg 	Y;
  always @ (A or B or C or D) begin
    case ({A, B,C, D})
      7, 11, 13, 14, 15:	Y = 1;
      default		Y = 0;
    endcase
  end
endmodule

majority_4b.v - 源码说明

本页面展示了「Verilog HDL 高级数字设计源码 _chapter5」中的 majority_4b.v 源码文件，采用 Verilog 编程语言编写，共 15 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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