📄 compare_2_ca1.txt

📁 Verilog HDL 高级数字设计源码 _chapter5

💻 TXT

字号:

module compare_2_CA1  (A_lt_B, A_gt_B, A_eq_B, A1, A0, B1, B0);
  input 		A1, A0, B1, B0;
  output 		A_lt_B, A_gt_B, A_eq_B;

  assign 	A_lt_B = ({A1,A0} < {B1,B0});
  assign 	A_gt_B = ({A1,A0} > {B1,B0});
  assign 	A_eq_B = ({A1,A0} == {B1,B0});
endmodule

💿 文件大小 63 K

👤 上传用户 zbcs1025

📂 所属分类 VHDL/FPGA/Verilog

🏷️ 相关标签

#Verilog #chapter #HDL #数字设计

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