mem_io_ctrl.v

来自「xilinx公司的ＤＤＲ实现源码」· Verilog 代码 · 共 55 行

///////////////////////////////////////////////////////////////////////////////
// Copyright (c) 2005 Xilinx, Inc.
// All Rights Reserved
///////////////////////////////////////////////////////////////////////////////
//   ____  ____
//  /   /\/   /
// /___/  \  /    Vendor: Xilinx
// \   \   \/     Version: 1.0
//  \   \         Filename: addr_gen.v
//  /   /         Timestamp: 12 Dec 2005
// /___/   /\     
// \   \  /  \
//  \___\/\___\
//
//
//Device: Virtex-5
///////////////////////////////////////////////////////////////////////////////

module mem_io_ctrl (
                     CLK200,
	             RESET,
	             RDY_STATUS 
                    );

   input        CLK200;               
   input        RESET;
   
   output       RDY_STATUS;
   
wire [2:0] ready_status;

assign RDY_STATUS = &ready_status[2:0];

IDELAYCTRL idelayctrl0 (
                        .RDY(ready_status[0]),
                        .REFCLK(CLK200),
                        .RST(RESET)
                        );
                        
IDELAYCTRL idelayctrl1 (
                        .RDY(ready_status[1]),
                        .REFCLK(CLK200),
                        .RST(RESET)
                        );
                        
IDELAYCTRL idelayctrl2 (
                        .RDY(ready_status[2]),
                        .REFCLK(CLK200),
                        .RST(RESET)
                        );                                                   
   
   
endmodule